KR101167203B1 - 반도체 장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로 - Google Patents

반도체 장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로 Download PDF

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Abstract

본 발명은 반도체장치의 기생 커패시턴스 및 누설전류 측정 회로에 관한 것으로, 전압에 따라 달라지는 정전 용량의 전압특성을 소신호를 이용하여 측정함으로써, 반도체 배선과 같은 수동소자뿐만 아니라 다이오드(Diode)와 같은 능동소자의 정전용량을 측정할 수 있으며, 이와 함께 누설전류도 측정할 수 있는 기능을 제공한다.
이를 위한 본 발명에 의한 반도체장치의 기생 커패시턴스 및 누설전류 측정 회로는, 제 1 전압단과 제 1 노드 사이에 접속되며 게이트에 제 1 제어신호가 인가되는 제 1 PMOS 트랜지스터; 상기 제 1 노드와 제 2 전압단 사이에 접속되며 게이트에 제 2 제어 신호가 인가되는 제 1 NMOS 트랜지스터; 상기 제 1 전압단과 제 2 노드 사이에 접속되며 게이트에 상기 제 1 제어신호가 인가되는 제 2 PMOS 트랜지스터; 상기 제 2 노드와 제 2 전압단 사이에 접속되며 게이트에 상기 제 2 제어 신호가 인가되는 제 2 NMOS 트랜지스터; 상기 제 1 노드와 접지전압 사이에 접속된 제 1 기생 캐패시터; 상기 제 2 노드와 접지전압 사이에 접속된 제 2 기생 캐패시터; 및 상기 제 2 노드와 제 3 전압단 사이에 접속된 캐패시터;를 포함하는 것을 특징으로 한다.
기생 커패시턴스, 누설전류, 정전 용량, 전압 특성, 수동소자, 능동소자

Description

반도체 장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로{MEASURING CIRCUIT FOR PARASITIC CAPACITANCE AND LEAKAGE CURRENT OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 장치의 기생 커패시턴스 측정 회로도
도 2는 도 1에 도시된 제 1 및 제 2 제어 신호의 파형도
도 3은 본 발명에 의한 반도체장치의 기생 커패시턴스 및 누설전류 측정 회로도
도 4는 도 3에 도시된 제어 신호 및 입력 전압의 파형도
도 5a 및 도 5b는 LCR 계측기와 CBCM 계측기를 이용하여 P형 및 N형 다이오드 커패시턴스를 측정 비교한 결과를 나타낸 도면
<도면의 주요 부호에 대한 설명>
MP1, MP2 : PMOS 트랜지스터
MN1, MN2 : NMOS 트랜지스터
CP1, CP2 : 기생 캐패시터
Cap : 캐패시터
본 발명은 반도체장치의 기생 커패시턴스 및 누설전류 측정 회로에 관한 것으로, 특히 전압에 따라 달라지는 정전 용량의 전압특성을 소신호를 이용하여 측정함으로써, 반도체 배선과 같은 수동소자뿐만 아니라 다이오드(Diode)와 같은 능동소자의 정전용량도 측정할 수 있으며, 이와 함께 누설전류도 측정할 수 있는 반도체장치의 기생 커패시턴스 및 누설전류 측정 회로에 관한 것이다.
종래에, 반도체 웨이퍼 상에서 배선의 기생 정전용량을 측정하는 방법은 LCR 계측기와 CBCM(Charged Based Capacitance Measurement) 계측기를 이용하여 측정하는 방법이 있다.
상기 LCR 계측기는 반도체 웨이퍼 상에서 배선의 기생 정전용량을 측정하는 장비이다. 상기 LCR 계측기는 소신호를 이용한 DC 전압에 따른 정전용량의 측정은 가능하지만 1pF 이하에서는 측정이 불가능한 단점이 있다.
따라서, 상기 LCR 계측기를 이용하여 정전용량을 측정하기 위해서는 측정시료(예를 들어, 반도체장치의 배선)의 정전용량이 1pF 이상은 되어야 한다. 그런데, 반도체장치에 사용되는 배선이나 단위 소자들의 정전용량은 갈수록 미세해지고 있기 때문에, 상기 LCR 계측기를 이용하여 단위 트랜지스터와 같은 소자의 미세한 정전용량을 측정하기는 어렵다.
또한, 상기 LCR 계측기는 정전용량 측정시 계측기의 프로브(probe) 등에 존 재하는 기생 정전용량에 의해 그 측정값이 크게 영향을 받는 문제점이 있었다.
따라서, 종래에는 상기 문제점들로 인해 상기 LCR 계측기 대신 상기 CBCM 계측기를 사용하였다.
상기 CBCM 계측기는 반도체 웨이퍼 상에서 배선의 기생 정전용량을 미세한 수준(예를 들어, 1F 이하)까지 측정 가능한 장비이다. 상기 CBCM 계측기의 장점은 간단한 회로를 통하여 이전보다 1000배 이상의 정밀도로 정전용량을 측정 가능하게 함으로써 기존의 측정패턴의 크기를 획기적으로 감소시킬 수 있을 뿐만 아니라 배선을 포함하는 반도체 소자 모델링에 대한 그 정확도를 상당폭 증가시킬 수 있는 측정 수단을 제공하고 있다. 하지만, 상기 CBCM 계측기는 반도체 배선과 같은 수동소자에만 가능하고 다이오드 내 정전용량과 같이 인가 직류(DC) 전압에 의존하는 능동소자의 정전용량에는 적용하기가 어렵다. 이와 같은 능동소자의 인가전압에 의존하는 정전용량은 인가전압에 소신호를 중첩하여 그 전압 특성까지 파악할 수 있어야 한다.
그러면, 첨부된 도면을 참조하여 종래의 반도체장치의 기생 커패시턴스 측정 방법 및 그 측정 회로에 대해 알아보고 그 문제점을 더 구체적으로 설명하기로 한다.
도 1은 종래 기술에 따른 반도체장치의 기생 커패시턴스 측정 회로도로서, 상기 CBCM 계측기의 회로를 일 예로 나타낸 것이다. 그리고, 도 2는 도 1에 도시된 제 1 및 제 2 제어 신호의 파형도이다.
종래의 반도체장치의 기생 커패시턴스 측정 회로는 도 1에 도시된 바와 같 이, 전원전압(VDD) 입력단과 제 1 노드(Nd1) 사이에 접속되며 게이트에 제 1 제어신호(Sp)가 인가되는 제 1 PMOS 트랜지스터(MP1)와, 상기 노드(Nd1)와 접지전압(Vss)단 사이에 접속되며 게이트에 제 2 제어 신호(Sn)가 인가되는 제 1 NMOS 트랜지스터(MN1)와, 상기 전원전압(VDD) 입력단과 제 2 노드(Nd2) 사이에 접속되며 게이트에 상기 제 1 제어신호(Sp)가 인가되는 제 2 PMOS 트랜지스터(MP2)와, 상기 노드(Nd2)와 접지전압(Vss)단 사이에 접속되며 게이트에 상기 제 2 제어 신호(Sn)가 인가되는 제 2 NMOS 트랜지스터(MN2)와, 상기 제 1 노드(Nd1)와 상기 접지전압(Vss)단 사이에 접속된 제 1 기생 캐패시터(CP1)와, 상기 제 2 노드(Nd2)와 상기 접지전압(Vss)단 사이에 접속된 제 2 기생 캐패시터(CP2)와, 상기 제 2 노드(Nd2)와 상기 접지전압(Vss)단 사이에 접속된 캐패시터(Cap)로 구성된다.
상기 제 1 및 제 2 PMOS 트랜지스터(MP1)(MP2)의 게이트로 인가되는 상기 제 1 제어 신호(Sp)와 상기 제 1 및 제 2 NMOS 트랜지스터(MN1)(MN2)의 게이트로 인가되는 상기 제 2 제어 신호(Sn)는 도 2와 같은 동작 파형을 갖는다.
도 2에 도시된 바와 같이, 상기 제 1 제어 신호(Sp)가 '로우'로 엑티브된 상태에서는 상기 제 2 제어 신호(Sn)는 '로우'로 디스에이블된 상태이고, 상기 제 2 제어 신호(Sn)가 '하이'로 엑티브된 상태에서는 상기 제 1 제어 신호(Sp)는 '하이'로 디스에이블된 상태이다.
따라서, 상기 제 1 제어 신호(Sp)가 '로우'이고 상기 제 2 제어 신호(Sn)가 '로우'인 상태에서는 상기 제 1 및 제 2 PMOS 트랜지스터(MP1)(MP2)가 턴-온되고 상기 제 1 및 제 2 NMOS 트랜지스터(MN1)(MN2)는 턴-오프되기 때문에, 상기 제 1 및 제 2 PMOS 트랜지스터(MP1)(MP2)를 통해 흐르는 제 1 및 제 2 전류(I1)(I2)는 턴-오프된 상기 제 1 및 제 2 NMOS 트랜지스터(MN1)(MN2)를 통해 흐르지 못하고 상기 제 1 및 제 2 기생 캐패시터(CP1)(CP2)를 통해 접지전압(Vss)단으로 흐르게 된다.
이때, 종래의 반도체장치의 기생 커패시턴스 측정 회로는 상기 제 2 노드(Nd2)와 접지전압(Vss)단 사이에 접속된 상기 캐패시터(Cap)의 정전용량을 측정함으로써, 상기 제 1 및 제 2 기생 캐패시턴스(CP1)(CP2)를 통해 흐르는 기생 커패시턴스를 측정할 수 있다.
그러나, 상기 구성을 갖는 종래의 반도체장치의 기생 커패시턴스 측정 회로는 앞에서도 설명한 바와 같이, 수 fF 이하의 정전용량에 대해서는 측정이 가능하지만 접합 커패시턴스(junction capacitance)와 같이 DC 인가 기준 전압에 의존하여 달라지는 캐패시터의 경우에는 그 측정이 불가능하다. 따라서, 소신호를 이용한 계측이 불가능한 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 직류(DC)로 인가된 기준 전압에 교류(AC)의 소신호를 이용하여 수동 및 능동소자에 상관없이 측정하고자 하는 정전용량을 수 fF 까지 측정할 수 있는 반도체장치의 기생 커패시턴스 및 누설전류 측정 회로를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로는, 제 1 전압단과 제 1 노드 사이에 접속되며 게이트에 제 1 제어신호가 인가되는 제 1 PMOS 트랜지스터; 상기 제 1 노드와 제 2 전압단 사이에 접속되며 게이트에 제 2 제어 신호가 인가되는 제 1 NMOS 트랜지스터; 상기 제 1 전압단과 제 2 노드 사이에 접속되며 게이트에 상기 제 1 제어신호가 인가되는 제 2 PMOS 트랜지스터; 상기 제 2 노드와 제 2 전압단 사이에 접속되며 게이트에 상기 제 2 제어 신호가 인가되는 제 2 NMOS 트랜지스터; 상기 제 1 노드와 접지전압 사이에 접속된 제 1 기생 캐패시터; 상기 제 2 노드와 접지전압 사이에 접속된 제 2 기생 캐패시터; 및 상기 제 2 노드와 제 3 전압단 사이에 접속된 캐패시터;를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 제어 신호가 '로우'일 때 상기 제 2 제어 신호는 '로우'이고, 상기 제 2 제어 신호가 '하이'일 때 상기 제 1 제어 신호는 '하이'인 것을 특징으로 한다.
그리고, 상기 제 1 전압단으로 인가되는 제 1 전압(VH)은 상기 제 2 전압단으로 인가되는 제 2 전압(VL)보다 큰 전압레벨을 갖는 것을 특징으로 한다.
또한, 상기 제 1 전압(VH)은 상기 제 1 제어 신호가 '로우'로 천이되는 시점부터 상기 제 2 제어 신호가 '하이'로 천이되는 시점까지 '하이' 전압레벨을 가지며, 상기 제 2 전압(VL)은 상기 제 2 제어 신호가 '하이'로 천이되는 시점부터 상기 제 1 제어 신호가 '로우'로 천이되는 시점까지 '로우' 전압레벨을 갖는 것을 특 징으로 한다.
또한, 상기 제 3 전압단으로 인가되는 제 3 전압(VG)은 교류(AC)전압의 소신호를 인가하는 것을 특징으로 한다.
또한, 상기 소신호의 진폭은 '제 1 전압(VH) - 제 2 전압(VL)'의 크기를 갖는 것을 특징으로 한다.
또한, 상기 캐패시터에 인가되는 전압은 '{(VH+VL)/2-VG}'의 크기를 갖는 것을 특징으로 한다.
또한, 상기 캐패시터의 정전용량(C)은 아래의 식에 의해 구해지는 것을 특징으로 한다.
C=(I2-I1)×Freq/(VH-VL)
여기서, C는 정전용량이고, Freq는 게이트 전극에 인가된 신호주파수이다.
또한, 상기 캐패시터의 누설전류가 없을 때에는 상기 제 2 NMOS 트랜지스터를 통하여 흐르는 전류를 I2라 하고, 상기 제 2 PMOS 트랜지스터를 통해 흐르는 전류를 I'2라 할 때, 'I2-I'2=0'를 만족하는 것을 특징으로 한다.
또한, 상기 캐패시터의 누설전류가 있을 때에는 '(I2-I'2)-(I1-I'2)'를 만족하는 것을 특징으로 한다.
여기서, 상기 I1은 상기 제 1 NMOS 트랜지스터를 통해 흐르는 전류이고, 상기 I2는 제 2 NMOS 트랜지스터를 통해 흐르는 전류이다.
따라서, 본 발명에서는 직류(DC)로 인가된 기준 전압에 교류(AC)의 소신호를 이용하여 수동 및 능동소자에 상관없이 측정하고자 하는 정전용량을 수 fF 까지 측 정할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
제 1 실시예
도 3은 본 발명에 의한 반도체장치의 기생 커패시턴스 및 누설전류 측정 회로도이다.
본 발명에 의한 반도체장치의 기생 커패시턴스 및 누설전류 측정 회로는 도 3에 도시된 바와 같이, 제 1 전압(VH) 입력단(P1)과 제 1 노드(Nd1) 사이에 접속되며 게이트에 제 1 제어신호(Sp)가 인가되는 제 1 PMOS 트랜지스터(MP1)와, 상기 노드(Nd1)와 제 2 전압(VL) 입력단(P2) 사이에 접속되며 게이트에 제 2 제어 신호(Sn)가 인가되는 제 1 NMOS 트랜지스터(MN1)와, 제 1 전압(VH) 입력단(P1)과 제 2 노드(Nd2) 사이에 접속되며 게이트에 상기 제 1 제어신호(Sp)가 인가되는 제 2 PMOS 트랜지스터(MP2)와, 상기 노드(Nd2)와 제 2 전압(VH) 입력단(P2) 사이에 접속되며 게이트에 상기 제 2 제어 신호(Sn)가 인가되는 제 2 NMOS 트랜지스터(MN2)와, 상기 제 1 노드(Nd1)와 상기 접지전압(Vss)단 사이에 접속된 제 1 기생 캐패시터(CP1)와, 상기 제 2 노드(Nd2)와 상기 접지전압(Vss)단 사이에 접속된 제 2 기생 캐패시터(CP2)와, 상기 제 2 노드(Nd2)와 제 3 전압(VG) 입력단(P3) 사이에 다이오드 구조로 접속된 캐패시터(Cap)로 구성된다.
상기 제 1 및 제 2 PMOS 트랜지스터(MP1)(MP2)의 게이트로 인가되는 상기 제 1 제어 신호(Sp)와 상기 제 1 및 제 2 NMOS 트랜지스터(MN1)(MN2)의 게이트로 인가되는 상기 제 2 제어 신호(Sn)는 도 4와 같은 동작 파형을 갖는다. 그리고, 상기 제 1 및 제 2 PMOS 트랜지스터(MP1)(MP2)의 소스(source)에 입력되는 상기 제 1 전압(VH)과 상기 제 1 및 제 2 NMOS 트랜지스터(MN1)(MN2)의 소스에 입력되는 상기 제 2 전압도 도 4와 같은 동작 파형을 갖는다.
도 4에 도시된 바와 같이, 상기 제 1 제어 신호(Sp)가 '로우'로 엑티브된 상태에서는 상기 제 2 제어 신호(Sn)는 '로우'로 디스에이블된 상태이고, 상기 제 2 제어 신호(Sn)가 '하이'로 엑티브된 상태에서는 상기 제 1 제어 신호(Sp)는 '하이'로 디스에이블된 상태이다.
그리고, 상기 제 1 전압(VH)은 상기 제 1 제어 신호(Sp)가 '로우'로 엑티브된 시점부터 상기 제 2 제어 신호(Sn)가 '하이'로 엑티브되는 시점까지 '하이' 전압레벨을 가지며, 상기 제 2 전압(VL)은 상기 제 2 제어 신호(Sn)가 '하이'로 엑티브된 시점부터 상기 제 1 제어 신호(Sp)가 '로우'로 엑티브되는 시점까지 '로우' 전압레벨을 가진다. 이때, 상기 제 1 및 제 2 전압(VH)(VL)은 외부에서 인가하는 전압이다.
상기 제 1 제어 신호(Sp)가 '로우'이고 상기 제 2 제어 신호(Sn)가 '로우'인 상태에서는 상기 제 1 및 제 2 PMOS 트랜지스터(MP1)(MP2)가 턴-온되고 상기 제 1 및 제 2 NMOS 트랜지스터(MN1)(MN2)는 턴-오프되기 때문에, 상기 제 1 및 제 2 PMOS 트랜지스터(MP1)(MP2)를 통해 흐르는 제 1 및 제 2 전류(I1)(I2)는 턴-오프된 상기 제 1 및 제 2 NMOS 트랜지스터(MN1)(MN2)를 통해 흐르지 못하고 상기 제 1 및 제 2 기생 캐패시터(CP1)(CP2)를 통해 접지전압(Vss)단으로 흐르게 된다.
반면에, 상기 제 1 제어 신호(Sp)가 '하이'이고 상기 제 2 제어 신호(Sn)가 '하이'인 상태에서는 상기 제 1 및 제 2 PMOS 트랜지스터(MP1)(MP2)가 턴-오프되고 상기 제 1 및 제 2 NMOS 트랜지스터(MN1)(MN2)는 턴-온되기 때문에, 상기 제 1 및 제 2 노드(Nd1)(Nd2)의 제 1 및 제 2 기생 캐패시터(CP1)(CP2)에 축적된 전하가 상기 제 1 및 제 2 NMOS 트랜지스터(MN1)(MN2)를 통해 접지전압(Vss)단으로 흐르게 된다.
상기 제 2 노드(Nd2)를 통해 흐르는 출력 신호가 소신호(small signal)가 되도록, 도 4와 같은 제 1 및 제 2 전압(VH)(VL)(이때, VH>VL)을 인가하면 상기 제 2 노드(Nd2)로 출력되는 출력 신호의 소신호 진폭(V)은 'V = VH - VL'이 된다. 그리고, 상기 캐패시터(Cap)에 인가되는 DC 전압(Q)은 'Q = {(VH+VL)/2-VG}'이 된다.
이때, 상기 DC 전압(Q)은 결정된 'VH/VL'에 대하여 제 3 전압(VG)으로 조절될 수 있으며, 이로써 캐패시터의 전압특성이 얻어지게 된다.
그리고, 'VH/VL' 또는 소신호(V) 전압레벨은 상기 기생 커패시턴스 측정 회로(예를 들어, 'CBCM 회로')의 접지전압(Vss) 내지 전원전압(VDD) 내에서 최적 측정 조건으로 결정된다.
이때, 각각 제 2 전압(VL) 입력단(P2)에서 측정된 전류(I2-I1)로부터 다음의 수학식 1과 같이 계산될 수 있다.
C=(I2-I1)×Freq/(VH-VL)
여기서, C는 정전용량이고, Freq는 게이트 전극에 인가된 신호주파수이다.
도 5a 및 도 5b는 LCR 계측기와 CBCM 계측기를 이용하여 P형 및 N형 다이오드 커패시턴스를 측정 비교한 결과를 나타낸 도면이다.
여기서, 'meas_LCR'은 종래의 LCR 계측기를 이용하여 실측한 기생 커패시턴스의 결과치이고, 'cbcm_HS'는 본 발명의 기생 커패시턴스 측정 회로를 이용하여 실측한 기생 커패시턴스의 결과치이다.
도 5a 및 도 5b와 같이, 본 발명의 기생 커패시턴스 및 누설전류 측정 회로로 측정한 결과와 종래의 다른 방법으로 실측한 결과가 잘 일치하고 있음을 볼 수 있다.
그러므로, 본 발명은 직류(DC)로 인가된 기준 전압에 교류(AC)의 소신호를 이용하여 수동 및 능동소자에 상관없이 측정하고자 하는 정전용량을 수 fF 까지 측정할 수 있다.
제 2 실시예
본 발명에서 제시된 원리를 이용하면 캐패시터로 새어나가는 누설(leakage) 전류 또한 측정할 수 있다.
먼저, 캐패시터에 누설전류(Ileak)가 없을 때에는 도 3에서 누설전류(Ileak)는 'Ileak=I2-I'2=0'이다. 하지만, 누설전류(Ileak)가 있다면 누설전류(Ileak)는 'Ileak=(I2-I'2)-(I1-I'2)'가 된다.
또한, 정전용량 누설 성분을 배제한 정확한 측정을 위해서는 제 2 전압(VL) 입력단(P2)에서 측정한 전류를 사용한 계산이 되어야 하며, 그 정확한 누설전류는 상기와 같이 제 1 전압(VH)과 제 2 전압(VL)에서 측정된 전류의 차이로 구해질 수 있다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체장치의 기생 커패시턴스 및 누설전류 측정 회로에 의하면, 직류(DC)로 인가된 기준 전압에 교류(AC)의 소신호를 이용하여 수동 및 능동소자에 상관없이 측정하고자 하는 정전용량을 수 fF 까지 측정할 수 있는 효과가 있다.
그리고, 본 발명은 기존보다 수 백배 이상의 정밀도를 개선할 수 있으며, 측정 가능한 정전용량 크기도 그만큼 미세해 진다.
또한, 측정 패턴의 크기를 감소시킬 수 있으며, 반도체 공정 개발 비용도 절감할 수 있는 효과가 있다.
또한, 기존에 널리 사용되고 있는 전류 측정 장비로도 정전용량을 측정할 수있으므로 별도로 정전용량 계측장비를 구입하지 않아도 된다.

Claims (10)

  1. 제 1 전압단과 제 1 노드 사이에 접속되며 게이트에 제 1 제어신호가 인가되는 제 1 PMOS 트랜지스터;
    상기 제 1 노드와 제 2 전압단 사이에 접속되며 게이트에 제 2 제어 신호가 인가되는 제 1 NMOS 트랜지스터;
    상기 제 1 전압단과 제 2 노드 사이에 접속되며 게이트에 상기 제 1 제어신호가 인가되는 제 2 PMOS 트랜지스터;
    상기 제 2 노드와 제 2 전압단 사이에 접속되며 게이트에 상기 제 2 제어 신호가 인가되는 제 2 NMOS 트랜지스터;
    상기 제 1 노드와 접지전압 사이에 접속된 제 1 기생 캐패시터;
    상기 제 2 노드와 접지전압 사이에 접속된 제 2 기생 캐패시터; 및
    상기 제 2 노드와 제 3 전압단 사이에 접속된 캐패시터;를 포함하며,
    상기 제 1 전압단에 인가되는 제 1 전압(VH)은 상기 제 1 제어 신호가 '로우'로 천이되는 시점부터 상기 제 2 제어 신호가 '하이'로 천이되는 시점까지 '하이' 전압레벨을 가지며,
    상기 제 2 전압단에 인가되는 제 2 전압(VL)은 상기 제 2 제어 신호가 '하이'로 천이되는 시점부터 상기 제 1 제어 신호가 '로우'로 천이되는 시점까지 '로우' 전압레벨을 갖는 것을 특징으로 하는 반도체장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로.
  2. 제 1 항에 있어서,
    상기 제 1 제어 신호가 '로우'일 때 상기 제 2 제어 신호는 '로우'이고,
    상기 제 2 제어 신호가 '하이'일 때 상기 제 1 제어 신호는 '하이'인 것을 특징으로 하는 반도체장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로.
  3. 제 2 항에 있어서,
    상기 제 1 전압단으로 인가되는 상기 제 1 전압(VH)은 상기 제 2 전압단으로 인가되는 상기 제 2 전압(VL)보다 큰 전압레벨을 갖는 것을 특징으로 하는 반도체장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 3 전압단으로 인가되는 제 3 전압(VG)은 기 설정된 크기를 갖는 교류(AC)신호이며, 상기 기 설정된 크기는 '제 1 전압(VH) - 제 2 전압(VL)'인 것을 특징으로 하는 반도체장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 캐패시터에 인가되는 전압은 '{(VH+VL)/2-VG}'의 크기를 갖는 것을 특징으로 하는 반도체장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로.
  8. 제 7 항에 있어서, 상기 캐패시터의 정전용량(C)은,
    상기 게이트에 인가된 신호주파수를 Freq라 할 경우
    C=(I2-I1)×Freq/(VH-VL)
    에 의해 구해지는 것을 특징으로 하는 반도체장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로.
  9. 제 7 항에 있어서,
    상기 캐패시터의 누설전류가 없을 때에는 상기 제 2 NMOS 트랜지스터를 통하여 흐르는 전류를 I2라 하고, 상기 제 2 PMOS 트랜지스터를 통해 흐르는 전류를 I'2라 할 때, 'I2-I'2=0'를 만족하는 것을 특징으로 하는 반도체장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로.
  10. 제 9 항에 있어서,
    상기 제 1 NMOS 트랜지스터를 통해 흐르는 전류를 I1이라 하고, 상기 제 2 NMOS 트랜지스터를 통해 흐르는 전류를 I2라 할 때,
    상기 캐패시터의 누설전류가 있을 때에는 '(I2-I'2)-(I1-I'2)'를 만족하는 것을 특징으로 하는 반도체장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로.
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