KR20000003948A - 부트스트랩 레벨 검출 회로를 포함하는 반도체장치 - Google Patents

Abstract

본 발명은 작은 크기의 커패시턴스를 가지며, 부트스트랩 전압 레벨을 정확하게 측정할 수 있는 부트스트랩 레벨 검출 회로를 포함하는 반도체 장치를 제공하기 위한 것으로서, 이를 위해 본 발명은, 외부 입력 핀을 통해 입력되는 기준 전압과 상기 부트스트랩 전압을 게이트로 각각 입력받는 제1 및 제2 트랜지스터; 상기 제1 및 제2 트랜지스터의 드레인과 전원전압 사이에 크로스 커플로 연결되는 제3 및 제4 트랜지스터; 및 상기 반도체 장치를 구동할 때 인에이블되는 제어 신호를 게이트로 입력받고, 상기 제1 및 제2 트랜지스터의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 제5 트랜지스터를 포함한다.

Description

부트스트랩 레벨 검출 회로를 포함하는 반도체 장치

본 발명은 메모리 반도체 장치에 관한 것으로서, 특히 부트스트랩(bootstrap) 회로로부터 출력되는 부트스트랩 전압 레벨을 검출하는 회로에 관한 것이다.

잘 알려진 바와 같이 저전력 메모리 반도체에 광범위하게 사용되는 부트스트랩 회로는, 전원전압(VCC)에서 소정전압(ΔV)만큼 부트스트랩된 전압(Vboot)을 출력하는 회로이다. 이때, 부트스트랩 회로의 출력 전압(Vboot)은 상기 ΔV에 의해 의미를 가지며, ΔV의 값이 높을수록 부트스트랩 효율이 좋음을 나타낸다.

종래에는 이러한 부트스트랩 회로의 출력 전압(Vboot)을 메모리 칩 외부의 다른 불량분석 장비를 이용하여 레벨을 측정하였다. 그러나, 이러한 방식은 전하 공유(charge sharing)의 원리를 이용한 부트스트랩 회로의 특성 때문에 부트스트랩 전압(Vboot) 레벨을 정확히 측정하기 어렵다. 왜냐하면, 분석 장비의 프로브(probe) 팁(tip)이 측정을 위해 부트스트랩 회로에 닿는 순간 팁의 커패시턴스(capacitance)에 의한 전하 공유가 발생하여 정확한 부트스트랩 전압(Vboot) 레벨의 측정을 방해하기 때문이다.

일반적으로, 부트스트랩 회로의 출력 커패시턴스가 수십 pF에서 수백 pF의 값을 갖는 것을 감안한다면 pF 정도의 팁 커패시턴스는 부트스트랩 전압 레벨 측정 시 치명적인 측정 오류를 유발할 수 있는 문제가 있다. 또한, 불량 분석 및 설계 시 이렇게 측정된 부트스트랩 전압 레벨 값을 이용할 경우 심각한 설계 불량을 야기할 수 있다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 작은 크기의 커패시턴스를 가지며, 부트스트랩 전압 레벨을 정확하게 측정할 수 있는 부트스트랩 레벨 검출 회로를 포함하는 반도체 장치를 제공하는데 그 목적이 있다.

도 1은 본 발명의 실시예에 따른 부트스트랩 레벨 검출 회로도.

도 2는 본 발명에 따른 상기 도 2의 부트스트랩 레벨 검출 회로에 대한 파형도.

* 도면의 주요 부분에 대한 설명

MP1, MP2 : PMOS 트랜지스터

MN1, MN2, MN3 : NMOS 트랜지스터

상기 목적을 달성하기 위한 본 발명은 반도체 장치에 있어서, 전원전압으로부터 소정전압만큼 부트스트랩된 전압을 생성하는 부트스트랩 회로; 및 상기 부트스트랩 회로에 연결되어 상기 부트스트랩 회로로부터 출력되는 부트스트랩 전압의 레벨을 검출하기 위한 부트스트랩 레벨 검출 회로를 포함하여 이루어진다.

이하, 도면을 참조하여 본 발명을 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 부트스트랩 레벨 검출 회로의 회로도이다. 본 발명에 따른 부트스트랩 레벨 검출 회로는 외부로부터 입력 전압을 인가받기 위한 외부 입력 핀이고, 다른 하나는 부트스트랩 레벨을 검출한 결과 신호를 출력하기 위한 외부 출력 핀을 추가로 구비한다.

도 1을 참조하면, 본 발명의 부트스트랩 레벨 검출 회로는 외부 입력 핀을 통해 입력되는 외부 입력 전압과 부트스트랩 회로(도면에 도시되어 있지 않음)로부터 출력되는 부트스트랩 전압(Vboot)이 각각 게이트에 인가되는 입력단 NMOS 트랜지스터(MN1, MN2)와, 상기 NMOS 트랜지스터(MN1, MN2)의 드레인과 전원전압 사이에 크로스 커플된(cross-coupled) PMOS 트랜지스터(MP1, MP2)와, 게이트에는 칩 선택 신호(CS)가 인가되며, 상기 NMOS 트랜지스터(MN1, MN2)의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 NMOS 트랜지스터(MN3)와, NMOS 트랜지스터(MN2)와 PMOS 트랜지스터(MP2)의 공통 드레인단으로부터 출력되는 신호를 반전하여 부트스트랩 레벨 검출 회로의 출력 신호로 내보내는 인버터(INV1)로 이루어진다.

도 1을 참조하면, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1) 사이의 공통 드레인단을 노드(N1)로, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2) 사이의 공통 드레인단을 노드(N2)로 표시하고, 크로스 커플된 PMOS 트랜지스터(MP2)는 게이트로 노드(N1)가 연결되고, PMOS 트랜지스터(MP1)는 게이트로 노드(N2)가 연결되도록 구성된다.

또한, 본 발명의 부트스트랩 레벨 검출 회로를 구비한 메모리 칩이 구동할 때 인에이블되는 칩 선택 신호(CS)는 인에이블 시 하이(high) 신호를 가진다.

도 1을 참조하여, 본 발명에 따른 부트스트랩 레벨 검출 회로의 동작을 상세히 설명한다.

먼저, 부트스트랩 회로로부터 "VCC + ΔV"의 부트스트랩 전압(Vboot)이 출력되고, 외부 입력 핀을 통해 "VCC"의 외부 입력 전압이 인가되는 경우를 살펴본다. 이러한 경우 NMOS 트랜지스터(MN2)에 가해지는 게이트 전압이 ΔV만큼 더 높기 때문에 NMOS 트랜지스터(MN1)에 흐르는 전류보다 NMOS 트랜지스터(MN2)에 흐르는 전류의 양이 더 크게 된다. 따라서, 노드(N1)의 전압보다 노드(N2)의 전압이 더 낮아지게 되고 이것은 다시 PMOS 트랜지스터(MP1)의 전류를 크게하고 PMOS 트랜지스터(MP2)의 전류를 상대적으로 작게 한다. 또한, PMOS 트랜지스터(MP1, MP2)에 흐르는 상기 전류 차는 노드(N1)와 노드(N2)의 전압 차이로 나타나게 되고, 이러한 피드백 효과로 인해 노드(N2)는 결국 접지레벨(VSS)로 된다. 그리고, 인버터(INV1)는 VSS의 노드(N2) 신호를 입력받아 반전하여 외부 출력 핀으로 "하이"신호를 출력한다.

다음으로, 외부 입력 전압을 "VCC"로부터 서서히 증가시켜 입력하는 경우에는 상기 동작과 동일하게 외부 출력 핀으로 계속해서 "하이" 신호가 출력된다.

다음으로, 외부 입력 전압을 계속해서 증가시켜 "VCC+ΔV"보다 높은 외부 입력 전압이 본 발명의 부트스트랩 레벨 검출 회로에 인가되는 경우를 살펴보면, NMOS 트랜지스터(MN1)에 가해지는 게이트 전압이 ΔV만큼 더 높기 때문에 NMOS 트랜지스터(MN2)에 흐르는 전류보다 NMOS 트랜지스터(MN1)에 흐르는 전류의 양이 더 크게 된다. 따라서, 노드(N2)의 전압보다 노드(N1)의 전압이 더 낮아지게 되고 이것은 다시 PMOS 트랜지스터(MP2)의 전류를 크게하고 PMOS 트랜지스터(MP1)의 전류를 상대적으로 작게 한다. 또한, PMOS 트랜지스터(MP1, MP2)에 흐르는 상기 전류 차는 노드(N1)와 노드(N2)의 전압 차이로 나타나게 되고, 이러한 피드백 효과로 인해 노드(N2)는 결국 VCC로 된다. 그리고, 인버터(INV1)는 VCC의 노드(N2) 신호를 입력받아 반전하여 외부 출력 핀으로 "로우"신호를 출력한다.

도 2는 본 발명에 따른 상기 도 2의 부트스트랩 레벨 검출 회로에 대한 파형도로서, 외부 입력 핀을 통해 인가되는 외부 입력 전압을 VCC에서부터 서서히 올려가면서 외부 출력 핀으로 출력되는 신호를 살펴보면, 출력 신호가 어느 순간 "하이"에서 "로우"로 천이가 일어나는데 이때의 외부 입력 전압이 바로 부트스트랩 전압 레벨이 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 커패시턴스가 높은 외부 장비를 사용하지 않고 메모리 칩 내부에 간단히 부트스트랩 레벨 검출 회로를 구현함으로써 보다 정확한 부트스트랩 레벨의 검출이 가능하고, 또한 부트스트랩 레벨 검출 회로 내 NMOS 트랜지스터의 게이트만이 부트스트랩 회로에 연결되어 전하 공유에 의한 측정 오류가 발생하지 않는다.

Claims (4)

1. 반도체 장치에 있어서,

   전원전압으로부터 소정전압만큼 부트스트랩된 전압을 생성하는 부트스트랩 회로; 및

   상기 부트스트랩 회로에 연결되어 상기 부트스트랩 회로로부터 출력되는 부트스트랩 전압의 레벨을 검출하기 위한 부트스트랩 레벨 검출 회로

   를 포함하여 이루어지는 반도체 장치.
2. 제 1 항에 있어서,

   상기 부트스트랩 레벨 검출 회로는,

   외부 입력 핀을 통해 입력되는 기준 전압과 상기 부트스트랩 전압을 게이트로 각각 입력받는 제1 및 제2 트랜지스터;

   상기 제1 및 제2 트랜지스터의 드레인과 전원전압 사이에 크로스 커플로 연결되는 제3 및 제4 트랜지스터; 및

   상기 반도체 장치를 구동할 때 인에이블되는 제어 신호를 게이트로 입력받고, 상기 제1 및 제2 트랜지스터의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 제5 트랜지스터

   를 포함하여, 상기 제2 및 제4 트랜지스터의 공통 드레인단으로부터 출력 신호를 내보내는 것을 특징으로 하는 반도체 장치.
3. 제 2 항에 있어서,

   상기 기준 전압은,

   전원전압 레벨에서부터 소정 전압만큼씩 증가하여 입력되는 것을 특징으로 하는 반도체 장치.
4. 제 2 항 또는 제 3 항에 있어서,

   상기 부트스트랩 전압 레벨은,

   상기 출력 신호가 상기 기준 전압에 응답하여 천이될 때의 상기 기준 전압인 것을 특징으로 하는 반도체 장치.