KR100895138B1

KR100895138B1 - 지연 회로

Info

Publication number: KR100895138B1
Application number: KR1020020017055A
Authority: KR
Inventors: 나카시모다카오
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2001-03-30
Filing date: 2002-03-28
Publication date: 2009-05-04
Also published as: CN1287519C; US20020140474A1; US6570426B2; JP2002300013A; HK1050956A1; TW586269B; CN1379427A; JP4641643B2; KR20020077195A

Abstract

지연 회로에 있어서, 전압 검출 회로가 추가로 제공된다. 이 전압 검출 회로는 지연 회로의 측정 단자에 나타나는 전압이 미리 설정된 시간 이상 소정 전압 범위로부터 이동하는 상태를 검출한다. 지연 회로의 측정용 단자가 전원 전압, 또는 접지 전위에 단락되더라도, 이 지연 회로는 내부 지연 회로에 의해 설정된 지연 회로에 기초하여 출력 신호 레벨을 확실히 반전시킨다.

Description

지연 회로{DELAY CIRCUIT}

도 1은 본 발명의 실시예에 의한 지연 회로의 회로 블록을 설명하는 설명도,

도 2는 실시예에 의한 지연 회로의 출력 신호들을 설명하는 설명도,

도 3은 실시예에 의한 지연 회로의 출력 신호들을 설명하는 다른 설명도,

도 4는 실시예에 의한 지연 회로의 출력 신호들을 설명하는 다른 설명도,

도 5는 본 발명의 다른 실시예에 의한 지연 회로의 회로 블록을 설명하는 설명도,

도 6은 본 발명의 다른 실시예에 의한 지연 회로의 회로 블록을 설명하는 설명도,

도 7은 종래의 지연 회로의 회로 블록을 설명하는 설명도,

도 8은 도 7에 도시된 종래의 지연 회로의 출력 신호들을 나타내는 설명도이다.

〈도면의 주요부분에 대한 부호의 설명〉

101 : 지연 회로 102 : 클록 회로

103 : 카운터 회로 104, 105 : 내부 지연 회로

106 : OR 게이트 회로 107 : AND 게이트 회로

110, 111 : 전압 검출 비교기 121, 122 : 기준 전압

201 : 측정용 단자

본 발명은 클록 회로와, 이 클록 회로로부터 출력된 클록 신호를 사용함으로써 소망의 지연 시간을 생성하기 위한 카운터 회로를 갖춘 지연 회로에 관한 것이다.

이제 도 7을 참조하여, 종래의 지연 회로의 일례가 설명된다.

이 종래의 지연 회로에서, 지연 회로(101)의 입력 신호는 클록 회로(102)의 입력 신호를 구성한다. 이 클록 회로(102)는 전술한 입력 신호가 이 클록 회로(102)로 입력되는 시점 후에 출력 신호로서 일정 주기를 갖는 직사각형파 신호를 출력한다. 카운터 회로(103)의 입력 신호는 클록 회로(102)의 출력 신호에 상응한다. 카운터 회로(103)가 입력 신호의 신호 레벨이 하이 레벨(high level)에서 로우 레벨(low level)로 변화되거나 또는 로우 레벨에서 하이 레벨로 변화되는 상태를 검지할 때, 카운터 회로(103)는 그 입력 신호에 대응하는 직사각형파의 총 파형 수가 소정 수가 될 때 하이 레벨을 갖는 출력 신호를 출력한다.

AND 게이트 회로(107)는 지연 회로(101)의 입력 신호 레벨과 카운터 회로(103)의 출력 신호 레벨 모두가 하이 레벨이 되는 상태를 검지하여, 이 AND 게이트 회로(107)는 지연 회로(101)의 출력 신호를 출력한다.

그 결과, 도 8에 도시된 바와 같이, 이 지연 회로(101)의 지연 시간은,

카운터 회로(103)의 검출 파형수 ×클록 회로(102)로부터 출력된 신호의 주기…(1)이다.

전술한 종래의 지연 회로(101)에서는, 클록 회로(102)의 출력 단자와 카운터 회로(103)의 입력 단자 사이에 측정용 단자(201)가 제공되어 이 지연 회로(101)의 지연 시간을 테스트한다. 이 지연 시간 테스트는 다음과 같이 수행될 수 있다. 즉, 클록 회로(102)의 출력 신호의 주기는 이 측정용 단자(201)를 사용함으로써 측정될 수 있다. 또한, 클록 회로(102)의 출력 신호의 주기보다 짧은 주기를 갖는 직사각형파가 입력되어 지연 회로(101)의 지연 시간을 짧게 할 때, 짧아진 지연 시간은 테스트 될 수 있다. 그러나, 지연 회로(101)가 전술한 회로 배치를 채용하여 만들어지는 경우에는, 아래에 거론되는 문제가 존재한다.

이 지연 회로(101)가 사용되는 경우에, 측정용 단자(201)가 전원 전압(이후, "VDD"라고 함) 또는 접지 전위(이후, "VSS"라고 함)에 단락될 때, 카운터 회로(103)의 입력 신호의 신호 레벨은 하이 레벨에서 로우 레벨로 또는 로우 레벨에서 하이 레벨로 변화되지 않는다. 그 결과, 카운터 회로(103)는 출력 신호를 생성할 수 없을 뿐만 아니라, 지연 회로(101)는 정상 조건하에서 동작될 수 없어, 이 지연 회로(101)는 출력 신호를 생성할 수 없다.

일반적으로, 보호 목적 및 안전성 향상을 위해 제공되는 회로들은 지속적으로 소위 "페일 세이프(fail safe)"상태에 들어가야 한다. 즉, 이들 회로에 고장이 발생하더라도, 확실한 종류의 보호가 되어야 한다. 지연 회로의 경우에는, 그 지연 시간이 규정된 지연 시간값이 되지 않더라도, 이들 지연 회로는 그 출력 전압이 반전되고, 따라서 이들 지연 회로로부터 신호들이 송출되는 것이 반드시 요구된다.

본 발명은 전술한 문제를 해결하기 위해 만들어졌고, 따라서, 그 목적은, 적어도 일정 주기를 갖는 클록을 출력하기 위한 클록 회로; 상기 클록 회로의 클록 출력을 측정할 수 있는 측정용 단자; 및 클록 회로의 클록 출력을 사용함으로써 소망의 지연 시간을 생성하기 위한 카운터 회로를 포함하고; 클록 회로의 클록 출력을 측정할 수 있는 측정용 단자가 다른 배선에 단락되더라도, 지연 회로가 충방전 동작을 확실히 제어하는 지연 회로를 제공하는 것이다.

즉, 지연 회로에 전압 검출 회로가 추가로 채용된다. 이 전압 검출 회로는 지연 회로의 측정용 단자에 나타나는 전압이 미리 설정된 시간 이상 소정 전압 범위로부터 이동하는 조건을 검출한다. 지연 회로의 측정용 단자가 전원 전압, 또는 접지 전위에 단락되더라도, 이 지연 회로는 내부 지연 회로에 의해 설정된 지연 시간에 기초하여 출력 신호 레벨을 확실히 반전시킬 수 있다.

이제, 도 1을 참조하여, 본 발명의 일 실시예에 의한 지연 회로(101)가 설명된다.

본 실시예의 이 지연 회로(101)에서는, 지연 회로(101)의 입력 신호가 클록 회로(102)의 입력 신호를 구성한다. 이 클록 신호(102)는, 전술한 입력 신호가 이 클록 회로(102)에 입력되는 시점 후에 출력 신호로서 일정 주기를 갖는 직사각형파 신호를 출력한다.

카운터 회로(103)의 입력 신호는 클록 회로(102)의 출력 신호에 상당한다. 카운터 회로(103)가, 입력 신호의 신호 레벨이 하이 레벨에서 로우 레벨로 또는 로우 레벨에서 하이 레벨로 변화되는 상태를 검지할 때, 카운터 회로(103)는 그 입력 신호에 대응하는 직사각형파의 총 파형 수가 소정 수가 될 때 하이 레벨을 갖는 출력 신호를 출력한다.

전압 검출 비교기(111)는 측정용 단자(201)의 전압이 기준 전압(122)의 전압값보다 낮은 상태를 검지하여, 이 전압 검출 비교기(111)는 로우 레벨에서 하이 레벨로 출력 신호의 레벨을 반전시킨다.

내부 지연 회로(105)는 전압 검출 비교기(111)로부터의 출력 신호를 입력 신호로서 입력하고, 미리 설정된 지연 시간이 경과한 후에 출력 신호를 생성한다. 이 지연 시간은, 클록 회로(102)로부터 출력되는 직사각형파를 갖는 출력 신호의 로우 레벨 기간보다 길게 설정되어 있다.

다른 전압 검출 비교기(110)는 측정용 단자(201)의 전압이 (기준 전압(121)의 VDD 전압값)보다 높게 되는 상태를 검지하여, 이 전압 검출 비교기(110)는 로우 레벨에서 하이 레벨로 출력 신호의 레벨을 반전시킨다.

다른 내부 지연 회로(104)는 전압 검출 비교기(110)로부터의 출력 신호를 입력 신호로서 입력하고, 미리 설정된 지연 시간이 경과한 후에 출력 신호를 생성한다. 이 지연 시간은, 클록 회로(102)로부터 출력되는 직사각형파를 갖는 출력 신호의 하이 레벨 주기보다 길게 되어 있다.

OR 게이트 회로(106)는 내부 지연 회로(104 및 105)와 카운터 회로(103)로부 터 나온 출력 신호들 중 어느 하나가 반전되는 상태를 검지하여, 이 OR 게이트 회로(106)는 출력 신호를 생성한다.

AND 게이트 회로(107)는 지연 회로(101)의 입력 신호와 OR 게이트 회로(106)의 출력 신호 모두의 신호 레벨이 하이 레벨이 되는 상태를 검지하여, 이 AND 게이트 회로(107)는 이 지연 회로(101)의 출력 신호를 출력한다.

먼저, 측정용 단자(201)가 개방되어 있을 때의 이 지연 회로(101)의 동작이 도 2를 참조하여 설명된다. 입력 신호가 지연 회로(101)에 입력되는 경우에, 클록 회로(102)는, 이 입력 신호가 입력되는 시점에서 출력 신호로서 일정 주기를 갖는 직사각형파 신호를 출력한다. 측정용 단자(201)가 개방되어 있으므로, 측정용 단자(201)에 나타나는 전압의 신호 레벨은 일정 주기로 하이 레벨과 로우 레벨 사이에서 반복된다.

직사각형파 신호의 로우 레벨 주기내에서 측정용 단자(201)에 나타나는 전압이 기준 전압(122)의 전압값보다 낮게 될 때, 전압 검출 비교기(111)로부터의 출력 신호의 신호 레벨은 로우 레벨에서 하이 레벨로 반전된다. 그러나, 이 직사각형파 신호의 로우 레벨 주기가 내부 지연 회로(105)의 지연 시간보다 짧기 때문에, 비교기(111)의 출력 신호 레벨은 내부 지연 회로(105)의 출력 신호 레벨이 반전되기 전에 하이 레벨에서 로우 레벨로 반전되어, 내부 지연 회로(105)의 출력 신호 레벨은 로우 레벨을 유지한다.

직사각형파 신호의 하이 레벨의 주기내에서 측정용 단자(201)에 나타나는 전압이 기준 전압(121)의 전압값보다 높게 될 때, 전압 검출 비교기(111)로부터의 출 력 신호의 신호 레벨은 로우 레벨에서 하이 레벨로 반전된다. 그러나, 이 직사각형파 신호의 하이 레벨 주기가 내부 지연 회로(104)의 지연 시간보다 짧기 때문에, 비교기(110)의 출력 신호 레벨은 내부 지연 회로(104)의 출력 신호 레벨이 반전되기 전에 하이 레벨에서 로우 레벨로 반전되어, 내부 지연 회로(104)의 출력 신호 레벨은 로우 레벨을 유지한다.

OR 게이트 회로(106)의 출력 신호 레벨은 카운터 회로(103)의 출력 신호 레벨이 하이 레벨이 될 때까지 반전되지 않는다. AND 게이트 회로(107)는, 지연 회로(101)의 입력 신호 레벨과 OR 게이트 회로(106)의 출력 신호 레벨 모두가 하이 레벨이 될 때까지 지연 회로(101)의 출력 신호를 출력하지 않으므로, 지연 회로(101)의 지연 시간은 전술한 식(1)에 의해 규정될 수 있다.

이제 도 3을 참조하여, 측정용 단자(201)가 외부 회로의 정해진 양상에 기인하여 전원 전압(VDD)과 단락되는 경우의 지연 회로(101)의 동작이 설명된다. 이와 같은 상태하에서, 전압 검출 비교기(110)의 출력 신호 레벨이 로우 레벨에서 하이 레벨로 반전된다. 내부 지연 회로(104)의 출력 신호 레벨은 내부 지연 시간 "a"가 경과한 후에 로우 레벨에서 하이 레벨로 반전된다. OR 게이트 회로(106)의 출력 신호 레벨은 반전되고, AND 게이트 회로(107)는 그 출력 신호 레벨을 반전시킨다.

그 결과, 지연 회로(101)는 내부 지연 회로(104)에 의해 설정된 지연 시간 "a"에 기초하여 출력 신호 레벨을 반전시킨다.

이제 도 4를 참조하여, 측정용 단자(201)가 외부 회로의 정해진 양상에 기인하여 접지 전위와 단락되는 경우의 지연 회로(101)의 동작이 설명된다. 이와 같은 상태하에서, 전압 검출 비교기(111)의 출력 신호 레벨은 로우 레벨에서 하이 레벨로 반전된다. 내부 지연 회로(105)의 출력 신호 레벨이 내부 지연 시간 "b"가 경과한 후에 로우 레벨에서 하이 레벨로 반전된다. OR 게이트 회로(106)의 출력 신호 레벨은 반전되고, AND 게이트 회로(107)는 지연 회로(101)의 출력 신호를 출력한다. 그 결과, 지연 회로(101)는 내부 지연 회로(105)에 의해 설정된 지연 지간 "b"에 기초하여 출력 신호 레벨을 반전시킨다.

이상 설명한 바와 같이, 출력 단자(201)가 VDD 및/또는 VSS에 단락되는 경우라도, 본 실시예에 의한 지연 회로(101)는 내부 지연 회로(104 및 105)에 의해 설정되는 지연 시간 "a", "b"에 기초하여 출력 신호 레벨을 반전시킬 것이다.

대안으로, 도 5에 나타낸 바와 같이, 본 발명에 의하면, 다른 지연 회로가 하이 레벨측에 제공된 전압 검출 비교기(110)만을 채용하여 배치되어도 된다. 마찬가지로, 도 6에 나타낸 바와 같이, 다른 지연 회로가 로우 레벨측에 제공된 전압 검출 비교기(111)만을 채용하여 배치되어도 된다.

본 발명이 상세히 설명되었지만, 지연 회로에 채용된 전압 측정용 단자가 VDD, 또는 VSS에 단락되더라도, 본 발명에 의한 이 지연 회로는 내부 지연 회로에 의해 설정된 지연 시간에 기초하여 출력 신호 레벨을 반전시킬 수 있다.

Claims

입력 단자와,

상기 입력 단자에 접속되어 클록 신호를 출력하는 클록 회로와,

상기 클록 회로의 출력 단자에 접속되어 상기 클록 신호를 소정 수 카운트 하는 카운터 회로와,

상기 클록 회로와 상기 카운터 회로의 접속점에 접속된 측정용 단자와,

상기 측정용 단자에 한쪽의 입력 단자가 접속되고, 다른 쪽의 입력 단자가 기준전압에 접속된 전압 검출 회로와,

상기 전압 검출 회로의 출력에 접속되어 상기 전압 검출 회로의 출력 신호를 지연하는 내부 지연 회로로서, 상기 내부 지연 회로의 지연 시간은 상기 클록 신호의 로우 레벨 주기 및 하이 레벨 주기보다 긴, 내부 지연 회로, 및

상기 입력 단자에 신호가 입력되고 있을 때, 상기 카운터 회로와 상기 내부 지연 회로의 출력 신호를 출력 단자에 출력하는 논리 회로를 구비하는, 지연 회로.
청구항 1에 있어서,

상기 전압 검출 회로는, 상기 측정용 단자가 전원전압, 또는 접지 전압에 고정된 것을 검출하는 것을 특징으로 하는, 지연 회로.
청구항 1에 있어서,

상기 전압 검출 회로는, 상기 측정용 단자가 전원 전압에 고정된 것을 검출하는 제1 전압 검출 회로, 및 상기 측정용 단자가 접지 전압에 고정된 것을 검출하는 제2 전압 검출 회로를 구비하고,

상기 제1 및 제2 전압 검출 회로의 출력에 접속된 제1 및 제2 내부 지연 회로를 구비하는 것을 특징으로 하는, 지연 회로.