JP2003279625A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 従来技術は、消費電流を測定する際、テスタ
負荷が生じるため、本来の半導体集積回路単体の消費電
流より大きい値を示す。低消費電力化が進むにつれ、半
導体集積回路単体と、テスタで測定する消費電流との測
定差が大きくなり、半導体集積回路単体としての消費電
流測定が難しくなった。すなわち、テスタ間の負荷のば
らつきにより精度上問題となり、半導体集積回路の消費
電流の値が加減されていた。 【解決手段】 本発明は、消費電流測定時に、バッファ
回路からの出力を遮断することで、テスタ負荷がほぼゼ
ロとなる。また、バッファ回路からのチャージ電流がテ
スタ負荷に流れこまないようにする。このためテスタ負
荷による上乗せ消費電流をゼロにできる。したがって半
導体集積回路単体の測定実測値に近い値となり、精度の
高い消費電流測定が可能となる。
負荷が生じるため、本来の半導体集積回路単体の消費電
流より大きい値を示す。低消費電力化が進むにつれ、半
導体集積回路単体と、テスタで測定する消費電流との測
定差が大きくなり、半導体集積回路単体としての消費電
流測定が難しくなった。すなわち、テスタ間の負荷のば
らつきにより精度上問題となり、半導体集積回路の消費
電流の値が加減されていた。 【解決手段】 本発明は、消費電流測定時に、バッファ
回路からの出力を遮断することで、テスタ負荷がほぼゼ
ロとなる。また、バッファ回路からのチャージ電流がテ
スタ負荷に流れこまないようにする。このためテスタ負
荷による上乗せ消費電流をゼロにできる。したがって半
導体集積回路単体の測定実測値に近い値となり、精度の
高い消費電流測定が可能となる。
Description
【０００１】
【発明の属する技術分野】 本発明は、出力端子の多い
半導体集積回路に用いられるものであり、特にＬＣＤド
ライバに用いられる半導体集積回路に関するものであ
る。
半導体集積回路に用いられるものであり、特にＬＣＤド
ライバに用いられる半導体集積回路に関するものであ
る。
【０００２】
【従来の技術】 従来技術に係る半導体集積回路につい
て図３を用いて説明する。従来技術に係る半導体集積回
路は、Ｃｈｉｐ内部において例えばバッファ回路１が設
けられており、このバッファ回路１の出力がパッド４に
接続され、出力端子となりＣｈｉｐ外部に信号が取り出
される。従来技術に係る半導体集積回路の消費電流をテ
スタ（図示せず）で測定すると、パッド４はバッファ回
路１の動作確認・ＤＣ特性確認のために、テスタ（図示
せず）に接続されており、測定の際には、テスタ負荷６
が掛かる。バッファ回路１には、ＶＤＤ端子、ＶＳＳ端
子が接続されており、ＶＤＤ端子にはＣｈｉｐ外として
電流計８が接続されている。消費電流は電流計８で測定
される。従来技術に係る半導体集積回路では、図示しな
いが、この出力端子が複数設けられているものがあり、
特にＬＣＤドライバにおいては、出力端子が数百以上設
けられている場合がある。ここでは、出力端子が単数で
もよいし、複数設けられているものでもよい。
て図３を用いて説明する。従来技術に係る半導体集積回
路は、Ｃｈｉｐ内部において例えばバッファ回路１が設
けられており、このバッファ回路１の出力がパッド４に
接続され、出力端子となりＣｈｉｐ外部に信号が取り出
される。従来技術に係る半導体集積回路の消費電流をテ
スタ（図示せず）で測定すると、パッド４はバッファ回
路１の動作確認・ＤＣ特性確認のために、テスタ（図示
せず）に接続されており、測定の際には、テスタ負荷６
が掛かる。バッファ回路１には、ＶＤＤ端子、ＶＳＳ端
子が接続されており、ＶＤＤ端子にはＣｈｉｐ外として
電流計８が接続されている。消費電流は電流計８で測定
される。従来技術に係る半導体集積回路では、図示しな
いが、この出力端子が複数設けられているものがあり、
特にＬＣＤドライバにおいては、出力端子が数百以上設
けられている場合がある。ここでは、出力端子が単数で
もよいし、複数設けられているものでもよい。
【０００３】従来技術に係る半導体集積回路では、消費
電流をテスタで測定する際、出力端子に接続されるテス
タ負荷が生じるため、本来のテスタ負荷がないときの半
導体集積回路単体の消費電流より大きい値を示す。従来
技術のテスタ消費電流テストでは、テスタ負荷による消
費電流の増加を加味してスペックを決めて実施している
が、半導体集積回路の低消費電力化が進むにつれて、半
導体集積回路単体の消費電流（例えば数μＡ）に対し
て、テスタで測定する消費電流（数十μＡから数百μ
Ａ）の測定差が大きくなっており、半導体集積回路単体
としての消費電流測定が難しくなってきた。すなわち、
テスタ間の負荷のばらつきによって精度上問題となり、
半導体集積回路の消費電流の値が加減されてしまう状況
が発生していた。テスタ間の負荷のばらつきは、パッド
に接続される際のテスタの針、ケーブルなどによって起
こる。
電流をテスタで測定する際、出力端子に接続されるテス
タ負荷が生じるため、本来のテスタ負荷がないときの半
導体集積回路単体の消費電流より大きい値を示す。従来
技術のテスタ消費電流テストでは、テスタ負荷による消
費電流の増加を加味してスペックを決めて実施している
が、半導体集積回路の低消費電力化が進むにつれて、半
導体集積回路単体の消費電流（例えば数μＡ）に対し
て、テスタで測定する消費電流（数十μＡから数百μ
Ａ）の測定差が大きくなっており、半導体集積回路単体
としての消費電流測定が難しくなってきた。すなわち、
テスタ間の負荷のばらつきによって精度上問題となり、
半導体集積回路の消費電流の値が加減されてしまう状況
が発生していた。テスタ間の負荷のばらつきは、パッド
に接続される際のテスタの針、ケーブルなどによって起
こる。
【０００４】バッファ回路の一個あたりの消費電流は以
下の式のとおりとなる。ここで、ｉは消費電流（Ａ）、
ｆは出力信号着り替え周期（Ｈｚ）、ｃはテスタ負荷
（Ｆ）、ΔＶは出力信号振幅電圧（Ｖ）である。
下の式のとおりとなる。ここで、ｉは消費電流（Ａ）、
ｆは出力信号着り替え周期（Ｈｚ）、ｃはテスタ負荷
（Ｆ）、ΔＶは出力信号振幅電圧（Ｖ）である。
【０００５】
【数１】ｉ＝ｆ・ｃ・ΔＶ
例えばＬＣＤドライバの出力端子が２４０出力の場合で
は、バッファ回路の一個あたり、１Ｈ＝７０Ｈｚ、テス
タ負荷＝１００ｐＦ、出力信号振幅電圧＝４０Ｖとする
と、消費電流ｉ＝７０Ｈｚ＊１００ｐＦ＊４０Ｖ＝０．
２８μＡとなり、さらに、２４０出力＝０．２８μＡ＊
２４０＝６７．２μＡとなり、上乗せの消費電流はこの
値となる。半導体集積回路単体の消費電流を２μＡとす
ると、テスタ測定値では、消費電流が６７．２＋２＝６
９．２μＡとなる。ここでテスタ間のばらつきにより、
テスタ負荷＝９８ｐＦ、出力信号振幅電圧＝３９．９Ｖ
となった場合には、ｉ＝７０Ｈｚ＊９８ｐＦ＊３９．９
Ｖ＊２４０＝６５．７μＡとなり、この場合の測定値は
６５．７＋２＝６７．７μＡとなり、上乗せの消費電流
はこの値となる。このようにばらつきが生じる。
は、バッファ回路の一個あたり、１Ｈ＝７０Ｈｚ、テス
タ負荷＝１００ｐＦ、出力信号振幅電圧＝４０Ｖとする
と、消費電流ｉ＝７０Ｈｚ＊１００ｐＦ＊４０Ｖ＝０．
２８μＡとなり、さらに、２４０出力＝０．２８μＡ＊
２４０＝６７．２μＡとなり、上乗せの消費電流はこの
値となる。半導体集積回路単体の消費電流を２μＡとす
ると、テスタ測定値では、消費電流が６７．２＋２＝６
９．２μＡとなる。ここでテスタ間のばらつきにより、
テスタ負荷＝９８ｐＦ、出力信号振幅電圧＝３９．９Ｖ
となった場合には、ｉ＝７０Ｈｚ＊９８ｐＦ＊３９．９
Ｖ＊２４０＝６５．７μＡとなり、この場合の測定値は
６５．７＋２＝６７．７μＡとなり、上乗せの消費電流
はこの値となる。このようにばらつきが生じる。
【０００６】尚、特開平０７−１９９８７２号公報に
は、液晶表示パネルの動作テストを行うために、電源Ｖ
ＤＤとは別電源ＶＤＤ−Ｔで内蔵テスト回路を駆動さ
せ、通常動作時には、別電源の供給を停止させてテスト
回路の消費電流をゼロにするというものであり、またテ
スト時には、トランスファーゲートからテスト信号を出
力させることが記載されている。これは半導体集積回路
の消費電流測定のためのテストに関するものではなく、
本発明の技術思想とは異なるものである。
は、液晶表示パネルの動作テストを行うために、電源Ｖ
ＤＤとは別電源ＶＤＤ−Ｔで内蔵テスト回路を駆動さ
せ、通常動作時には、別電源の供給を停止させてテスト
回路の消費電流をゼロにするというものであり、またテ
スト時には、トランスファーゲートからテスト信号を出
力させることが記載されている。これは半導体集積回路
の消費電流測定のためのテストに関するものではなく、
本発明の技術思想とは異なるものである。
【０００７】
【発明が解決しようとする課題】 従来技術に係る半導
体集積回路では、消費電流をテスタで測定する際、出力
端子に接続されるテスタ負荷が生じるため、本来のテス
タ負荷がないときの半導体集積回路単体の消費電流より
大きい値を示す。従来技術のテスタ消費電流テストで
は、テスタ負荷による消費電流の増加を加味してスペッ
クを決めて実施しているが、半導体集積回路の低消費電
力化が進むにつれて、半導体集積回路単体の消費電流
（例えば数μＡ）に対して、テスタで測定する消費電流
（数十μＡから数百μＡ）の測定差が大きくなってお
り、半導体集積回路単体としての消費電流測定が難しく
なってきた。すなわち、テスタ間の負荷のばらつきによ
って精度上問題となり、半導体集積回路の消費電流の値
が加減されてしまう状況が発生していた。
体集積回路では、消費電流をテスタで測定する際、出力
端子に接続されるテスタ負荷が生じるため、本来のテス
タ負荷がないときの半導体集積回路単体の消費電流より
大きい値を示す。従来技術のテスタ消費電流テストで
は、テスタ負荷による消費電流の増加を加味してスペッ
クを決めて実施しているが、半導体集積回路の低消費電
力化が進むにつれて、半導体集積回路単体の消費電流
（例えば数μＡ）に対して、テスタで測定する消費電流
（数十μＡから数百μＡ）の測定差が大きくなってお
り、半導体集積回路単体としての消費電流測定が難しく
なってきた。すなわち、テスタ間の負荷のばらつきによ
って精度上問題となり、半導体集積回路の消費電流の値
が加減されてしまう状況が発生していた。
【０００８】
【課題を解決するための手段】 上記目的を達成するた
めに、本発明においては、ＶＤＤ端子及びＶＳＳ端子に
接続されるバッファ回路と、前記バッファ回路の出力か
ら信号を受けるパッドと、前記バッファ回路の出力と前
記パッドの間に接続される出力制御回路と、前記出力制
御回路の動作を決める信号を受ける制御端子とを具備
し、動作時には前記出力制御回路が接続され、消費電流
測定時には、前記出力制御回路が遮断されることを特徴
とする。
めに、本発明においては、ＶＤＤ端子及びＶＳＳ端子に
接続されるバッファ回路と、前記バッファ回路の出力か
ら信号を受けるパッドと、前記バッファ回路の出力と前
記パッドの間に接続される出力制御回路と、前記出力制
御回路の動作を決める信号を受ける制御端子とを具備
し、動作時には前記出力制御回路が接続され、消費電流
測定時には、前記出力制御回路が遮断されることを特徴
とする。
【０００９】また、本発明においては、前記出力制御回
路は、トランスファーゲートから成り、前記トランスフ
ァーゲートのＰ型トランジスタ及びＮ型トランジスタの
ゲートには前記制御端子が接続され、前記制御端子から
の信号が互いに反転した信号として入力されることを特
徴とする。
路は、トランスファーゲートから成り、前記トランスフ
ァーゲートのＰ型トランジスタ及びＮ型トランジスタの
ゲートには前記制御端子が接続され、前記制御端子から
の信号が互いに反転した信号として入力されることを特
徴とする。
【００１０】また、本発明においては、ＶＤＤ端子及び
ＶＳＳ端子に接続されるバッファ回路と、前記バッファ
回路の出力から信号を受けるパッドと、前記バッファ回
路の出力と前記パッドの間に接続される出力制御回路
と、前記出力制御回路の動作を決める信号を受ける制御
端子とを具備し、動作時には前記出力制御回路が接続さ
れ、消費電流測定時には、前記出力制御回路によりパッ
ドへ電流が流れるのを防ぐことを特徴とする。
ＶＳＳ端子に接続されるバッファ回路と、前記バッファ
回路の出力から信号を受けるパッドと、前記バッファ回
路の出力と前記パッドの間に接続される出力制御回路
と、前記出力制御回路の動作を決める信号を受ける制御
端子とを具備し、動作時には前記出力制御回路が接続さ
れ、消費電流測定時には、前記出力制御回路によりパッ
ドへ電流が流れるのを防ぐことを特徴とする。
【００１１】また、本発明においては、前記出力制御回
路は、トランスファーゲートから成り、前記トランスフ
ァーゲートのＰ型トランジスタのゲートには前記制御端
子が接続され、Ｎ型トランジスタのゲートには前記ＶＤ
Ｄ端子が接続されることを特徴とする。
路は、トランスファーゲートから成り、前記トランスフ
ァーゲートのＰ型トランジスタのゲートには前記制御端
子が接続され、Ｎ型トランジスタのゲートには前記ＶＤ
Ｄ端子が接続されることを特徴とする。
【００１２】
【発明の実施の形態】 本発明の第1の実施例に係る半
導体集積回路について、図１を用いて説明する。本発明
の第1の実施例に係る半導体集積回路は、Ｃｈｉｐ内部
において例えばバッファ回路１０１が設けられており、
このバッファ回路１０１の出力に出力制御回路としてト
ランスファーゲート１０２が接続されており、このトラ
ンスファーゲート１０２を介してパッド１０４に接続さ
れ、出力端子となりＣｈｉｐ外部に信号が取り出され
る。本発明の第1の実施例に係る半導体集積回路の消費
電流をテスタ（図示せず）で測定すると、パッド１０４
は、バッファ回路１０１の動作確認・ＤＣ特性確認のた
めに、テスタ（図示せず）に接続されており、測定の際
には、テスタ負荷１０６が掛かるが、後述するように本
実施例においては、バッファ回路１０１に掛かるテスト
負荷をほぼゼロとすることができる。バッファ回路１０
１には、ＶＤＤ端子、ＶＳＳ端子が接続されており、Ｖ
ＤＤ端子にはＣｈｉｐ外として電流計１０８が接続され
ている。消費電流は電流計１０８で測定される。トラン
スファーゲート１０２のゲートは、インバータ１０３を
介して接続されており、さらに、ゲートは制御端子とす
るＴＥＳＴ端子１０５に接続されている。本発明の第1
の実施例に係る半導体集積回路では、図示しないが、こ
の出力端子が複数設けられているものがあり、特にＬＣ
Ｄドライバにおいては、出力端子が数百以上設けられて
いる場合がある。ここでは、出力端子が単数でもよい
し、複数設けられているものでもよい。
導体集積回路について、図１を用いて説明する。本発明
の第1の実施例に係る半導体集積回路は、Ｃｈｉｐ内部
において例えばバッファ回路１０１が設けられており、
このバッファ回路１０１の出力に出力制御回路としてト
ランスファーゲート１０２が接続されており、このトラ
ンスファーゲート１０２を介してパッド１０４に接続さ
れ、出力端子となりＣｈｉｐ外部に信号が取り出され
る。本発明の第1の実施例に係る半導体集積回路の消費
電流をテスタ（図示せず）で測定すると、パッド１０４
は、バッファ回路１０１の動作確認・ＤＣ特性確認のた
めに、テスタ（図示せず）に接続されており、測定の際
には、テスタ負荷１０６が掛かるが、後述するように本
実施例においては、バッファ回路１０１に掛かるテスト
負荷をほぼゼロとすることができる。バッファ回路１０
１には、ＶＤＤ端子、ＶＳＳ端子が接続されており、Ｖ
ＤＤ端子にはＣｈｉｐ外として電流計１０８が接続され
ている。消費電流は電流計１０８で測定される。トラン
スファーゲート１０２のゲートは、インバータ１０３を
介して接続されており、さらに、ゲートは制御端子とす
るＴＥＳＴ端子１０５に接続されている。本発明の第1
の実施例に係る半導体集積回路では、図示しないが、こ
の出力端子が複数設けられているものがあり、特にＬＣ
Ｄドライバにおいては、出力端子が数百以上設けられて
いる場合がある。ここでは、出力端子が単数でもよい
し、複数設けられているものでもよい。
【００１３】本発明の第１の実施例においては、通常動
作時には、ＴＥＳＴ端子１０５＝Ｌとし、トランスファ
ーゲート１０２を動作させ、バッファ回路１０１からの
出力がパッド１０４に伝達されるようにしている。消費
電流測定時には、ＴＥＳＴ端子１０５＝Ｈとし、トラン
スファーゲート１０２を非動作とさせ、バッファ回路１
０１からの出力を遮断するようにしている。この場合に
は、テスタ負荷１０６がほぼゼロになるため、テスタ負
荷による上乗せの消費電流がゼロとなり、半導体集積回
路単体の測定実測値に近い値となり、精度の高い消費電
流測定が可能となる。
作時には、ＴＥＳＴ端子１０５＝Ｌとし、トランスファ
ーゲート１０２を動作させ、バッファ回路１０１からの
出力がパッド１０４に伝達されるようにしている。消費
電流測定時には、ＴＥＳＴ端子１０５＝Ｈとし、トラン
スファーゲート１０２を非動作とさせ、バッファ回路１
０１からの出力を遮断するようにしている。この場合に
は、テスタ負荷１０６がほぼゼロになるため、テスタ負
荷による上乗せの消費電流がゼロとなり、半導体集積回
路単体の測定実測値に近い値となり、精度の高い消費電
流測定が可能となる。
【００１４】次に本発明の第２の実施例に係る半導体集
積回路について、図２を用いて説明する。本発明の第２
の実施例に係る半導体集積回路においても、消費電流を
測定する際には、外付けのテスタ（図示せず）に接続し
て測定している。第２の実施例に係る半導体集積回路
は、Ｃｈｉｐ内部において例えばバッファ回路の一例と
して、ＣＭＯＳ回路１０７が設けられている。このＣＭ
ＯＳ回路１０７の出力に出力制御回路としてトランスフ
ァーゲート１０２が接続されており、このトランスファ
ーゲート１０２を介してパッド１０４に接続され、出力
端子となりＣｈｉｐ外部に信号が取り出される。パッド
１０４はテスタ（図示せず）に接続されており、測定の
際には、テスタ負荷１０６が掛かる。ＣＭＯＳ回路１０
７のＰＭＯＳＴｒのソースにはＶＤＤ端子が接続され、
ＮＭＯＳＴｒのソースにはＶＳＳ端子が接続されてお
り、ＶＤＤ端子にはＣｈｉｐ外として電流計１０８が接
続されている。消費電流は電流計１０８で測定される。
またＰＭＯＳＴｒとＮＭＯＳＴｒのゲートは接続されて
おり、入力信号が供給される。トランスファーゲート１
０２のＰＭＯＳＴｒのゲートは、制御端子とするＴＥＳ
Ｔ端子１０５に接続されており、ＮＭＯＳＴｒのゲート
はＶＤＤ端子に接続されている。本発明の第1の実施例
に係る半導体集積回路では、図示しないが、この出力端
子が複数設けられているものがあり、特にＬＣＤドライ
バにおいては、出力端子が数百以上設けられている場合
がある。ここでは、出力端子が単数でもよいし、複数設
けられているものでもよい。
積回路について、図２を用いて説明する。本発明の第２
の実施例に係る半導体集積回路においても、消費電流を
測定する際には、外付けのテスタ（図示せず）に接続し
て測定している。第２の実施例に係る半導体集積回路
は、Ｃｈｉｐ内部において例えばバッファ回路の一例と
して、ＣＭＯＳ回路１０７が設けられている。このＣＭ
ＯＳ回路１０７の出力に出力制御回路としてトランスフ
ァーゲート１０２が接続されており、このトランスファ
ーゲート１０２を介してパッド１０４に接続され、出力
端子となりＣｈｉｐ外部に信号が取り出される。パッド
１０４はテスタ（図示せず）に接続されており、測定の
際には、テスタ負荷１０６が掛かる。ＣＭＯＳ回路１０
７のＰＭＯＳＴｒのソースにはＶＤＤ端子が接続され、
ＮＭＯＳＴｒのソースにはＶＳＳ端子が接続されてお
り、ＶＤＤ端子にはＣｈｉｐ外として電流計１０８が接
続されている。消費電流は電流計１０８で測定される。
またＰＭＯＳＴｒとＮＭＯＳＴｒのゲートは接続されて
おり、入力信号が供給される。トランスファーゲート１
０２のＰＭＯＳＴｒのゲートは、制御端子とするＴＥＳ
Ｔ端子１０５に接続されており、ＮＭＯＳＴｒのゲート
はＶＤＤ端子に接続されている。本発明の第1の実施例
に係る半導体集積回路では、図示しないが、この出力端
子が複数設けられているものがあり、特にＬＣＤドライ
バにおいては、出力端子が数百以上設けられている場合
がある。ここでは、出力端子が単数でもよいし、複数設
けられているものでもよい。
【００１５】本発明の第２の実施例においては、トラン
スファーゲート１０２のＮＭＯＳを常にオン状態とさせ
ておき、通常動作時には、ＴＥＳＴ端子１０５＝Ｌと
し、トランスファーゲート１０２を動作させ、ＣＭＯＳ
回路１０７からの出力がパッド１０４に伝達されるよう
にしている。消費電流測定時には、ＴＥＳＴ端子１０５
＝Ｈとし、ＰＭＯＳＴｒをオフ状態とさせることによ
り、ＶＤＤ端子からのパッド１０４を介してテスタ負荷
１０６にチャージ電流が流れることがなくなるため、テ
スタ負荷による上乗せ消費電流をゼロとすることができ
る。この場合には、半導体集積回路単体の測定実測値に
近い値となり、精度の高い消費電流測定が可能となる。
スファーゲート１０２のＮＭＯＳを常にオン状態とさせ
ておき、通常動作時には、ＴＥＳＴ端子１０５＝Ｌと
し、トランスファーゲート１０２を動作させ、ＣＭＯＳ
回路１０７からの出力がパッド１０４に伝達されるよう
にしている。消費電流測定時には、ＴＥＳＴ端子１０５
＝Ｈとし、ＰＭＯＳＴｒをオフ状態とさせることによ
り、ＶＤＤ端子からのパッド１０４を介してテスタ負荷
１０６にチャージ電流が流れることがなくなるため、テ
スタ負荷による上乗せ消費電流をゼロとすることができ
る。この場合には、半導体集積回路単体の測定実測値に
近い値となり、精度の高い消費電流測定が可能となる。
【００１６】尚、本発明の第２の実施例においては、バ
ッファ回路の一例としてＣＭＯＳ回路を用いた例を示し
たが、もちろん第２の実施例をバッファ回路のままとし
てもよいし、また本発明の第１の実施例にＣＭＯＳ回路
を用いてもよい。また、バッファ回路は、アナログ処
理、デジタル処理でもよいし、ＶＤＤ電位からＶＳＳ電
位、または中間電位レベルを出力する回路であればよ
い。
ッファ回路の一例としてＣＭＯＳ回路を用いた例を示し
たが、もちろん第２の実施例をバッファ回路のままとし
てもよいし、また本発明の第１の実施例にＣＭＯＳ回路
を用いてもよい。また、バッファ回路は、アナログ処
理、デジタル処理でもよいし、ＶＤＤ電位からＶＳＳ電
位、または中間電位レベルを出力する回路であればよ
い。
【００１７】また、本発明においては、出力端子が多数
の場合には、よりテスタ負荷のばらつきを抑えることが
できる。
の場合には、よりテスタ負荷のばらつきを抑えることが
できる。
【００１８】
【発明の効果】 本発明においては、消費電流測定時に
は、バッファ回路からの出力を遮断するようにしてい
る。この場合には、テスタ負荷がほぼゼロになるため、
テスタ負荷による上乗せの消費電流がゼロとすることが
できる。また、バッファ回路からのチャージ電流がテス
タ負荷に流れこまないようにしたため、テスタ負荷によ
る上乗せ消費電流をゼロとすることができる。したがっ
て半導体集積回路単体の測定実測値に近い値となり、精
度の高い消費電流測定が可能となる。
は、バッファ回路からの出力を遮断するようにしてい
る。この場合には、テスタ負荷がほぼゼロになるため、
テスタ負荷による上乗せの消費電流がゼロとすることが
できる。また、バッファ回路からのチャージ電流がテス
タ負荷に流れこまないようにしたため、テスタ負荷によ
る上乗せ消費電流をゼロとすることができる。したがっ
て半導体集積回路単体の測定実測値に近い値となり、精
度の高い消費電流測定が可能となる。
【図１】本発明の第1の実施例に係る半導体集積回路の
概略を示す回路構成図である。
概略を示す回路構成図である。
【図２】本発明の第2の実施例に係る半導体集積回路の
概略を示す回路構成図である。
概略を示す回路構成図である。
【図３】従来技術に係る半導体集積回路の概略を示す回
路構成図である。
路構成図である。
１０１ バッファ回路
１０２ トランスファーゲート
１０３ インバータ
１０４ パッド
１０５ ＴＥＳＴ端子
１０６ テスタ負荷
１０７ ＣＭＯＳ回路
１０８ 電流計
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
// Ｈ０３Ｋ 19/00
(72)発明者 浜矢 克浩
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会社内
(72)発明者 玉田 雄三
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会社内
Ｆターム(参考） 2G132 AA00 AA17 AD01 AK07 AK15
AL11
2H092 GA40 GA60 JA23 NA26
4M106 AB20 AC08
5F038 DF01 DT02 DT04 EZ20
5J056 AA00 BB21 BB60 CC00 DD12
DD29 EE06 FF07 FF08 GG00
Claims (4)
- 【請求項１】 ＶＤＤ端子及びＶＳＳ端子に接続され
るバッファ回路と、 前記バッファ回路の出力から信号を受けるパッドと、 前記バッファ回路の出力と前記パッドの間に接続される
出力制御回路と、 前記出力制御回路の動作を決める信号を受ける制御端子
とを具備し、 動作時には前記出力制御回路が接続され、消費電流測定
時には、前記出力制御回路が遮断されることを特徴とす
る半導体集積回路。 - 【請求項２】 前記出力制御回路は、トランスファーゲ
ートから成り、前記トランスファーゲートのＰ型トラン
ジスタ及びＮ型トランジスタのゲートには前記制御端子
が接続され、前記制御端子からの信号が互いに反転した
信号として入力されることを特徴とする特許請求の範囲
第１項記載の半導体集積回路。 - 【請求項３】 ＶＤＤ端子及びＶＳＳ端子に接続される
バッファ回路と、 前記バッファ回路の出力から信号を受けるパッドと、 前記バッファ回路の出力と前記パッドの間に接続される
出力制御回路と、 前記出力制御回路の動作を決める信号を受ける制御端子
とを具備し、 動作時には前記出力制御回路が接続され、消費電流測定
時には、前記出力制御回路によりパッドへ電流が流れる
のを防ぐことを特徴とする半導体集積回路。 - 【請求項４】 前記出力制御回路は、トランスファーゲ
ートから成り、前記トランスファーゲートのＰ型トラン
ジスタのゲートには前記制御端子が接続され、Ｎ型トラ
ンジスタのゲートには前記ＶＤＤ端子が接続されること
を特徴とする特許請求の範囲第３項記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087510A JP2003279625A (ja) | 2002-03-27 | 2002-03-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087510A JP2003279625A (ja) | 2002-03-27 | 2002-03-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003279625A true JP2003279625A (ja) | 2003-10-02 |
Family
ID=29233677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002087510A Withdrawn JP2003279625A (ja) | 2002-03-27 | 2002-03-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003279625A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008512682A (ja) * | 2004-09-09 | 2008-04-24 | フォームファクター， インコーポレイテッド | 遠隔でテストチャンネルをバッファリングする方法および装置 |
-
2002
- 2002-03-27 JP JP2002087510A patent/JP2003279625A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008512682A (ja) * | 2004-09-09 | 2008-04-24 | フォームファクター， インコーポレイテッド | 遠隔でテストチャンネルをバッファリングする方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |