JP2006525700A - 電源雑音を決定するための方法および回路装置 - Google Patents

Abstract

本発明は電力配電回路網の電源雑音を決定するための方法と回路装置に関する。電源雑音は電力配電回路網によって電力を供給される遅延回路の伝播遅延を測定することで決定され、この測定ステップの結果は、電源雑音の指標として用いられる。これによると、電源雑音のリアルタイム監視を、観測される回路の電力配電回路網の任意の点において遂行することができる。

Description

本発明は電力配電回路網の電源雑音を決定するための方法と回路装置に関し、特に、電力配電回路網を含む集積回路上に設けられる回路装置に関する。

特に高速デジタル集積回路（ＩＣ）においては、電源雑音（ＰＳＮ）の問題に直面する。これらの複雑性、集積密度、及び動作速度のために、このような現代のＩＣは、接続ライン間のクロストークの害に悩まされる。ＰＳＮは回路のスイッチング活動に起因する電源電圧又は接地電位の変動に対応する。複雑さと集積密度との増大は、電源電圧を分配する接続ラインのワイヤとアクティブな回路との間の電気的相互作用の増加になる。結果として、スイッチング活動の間に生成される電流スパイクが電源ラインの電圧のバウンスすなわち変動に変換される。これは、電源電圧の過渡的な低下を生じさせ、従って、ゲートドライブ強度を低下させ、これは、ゲート遅延の増加および回路性能の低下になる。この問題は現在及び将来の技術において用いられる、より高いクロック周波数と、より低い電源電圧とにおいてさらに悪化する。

ＰＳＮは、通常は、ＰＳＮ低減のための技術の組み合せ、例えば、オンチップデカップリングキャパシタを含めこと、または電源と接地分配ワイヤのサイズを調節することで、管理される。さらに、雑音性回路からのより敏感な回路の分離は良く知られた技術である。一例として、文献、欧州特許出願公開第０７７１０７３号明細書は、集積回路内における接地電位の変動、すなわち接地バウンス(ground bounce)を制御するための方法と装置を開示する。このような接地バウンスの問題を軽減するためには、２つの別個の技術が同時に用いられる。第一に、集積回路上の電力供給ライン系、つまり電源バスと外部電源との間に、並びに、チップ上の接地バスと外部接地との間に、インピーダンスが配置される。これは、効果的に、チップの電源リードと接地リード内の接地バウンスの発振を抑圧する。第二に、キャパシタンスが出力バッファの前置ドライブにキャパシタンスノードにて動的に加えられる。しかし、S.Zhao et al, "Estimation of Switching Noise on Power Supply Line in Deep Sub-Micron CMOS Circuits（ディープサブミクロンＣＭＯＳ回路における電源ライン上のスイッチング雑音の推定）", Proceedings of 13^th International Conference on VLSI Design, January 2000, pp.168-173によると、ＰＳＮはいまだに高速システムに対する主要な問題である。最悪の場合のスイッチング雑音の推定は、ＶＬＳＩ（大規模集積）回路の適切な機能を確保するためには必須である。このため、ＰＳＮのオンライン監視は、システムコントローラが訂正のための動作を取ることができるように、過剰なＰＳＮの存在に関する情報を得るための１つの興味深い可能性である。このような監視は、その回路内の任意の位置において、この監視回路がそれに接続された局所電源又は接地ライン内のＰＳＮをチェックできるように構成されるべきである。さらに、この監視回路は、ＰＳＮを、任意の与えられた時間において、高い時間分解能にてチェックすることができるとともに、電源及び接地ライン上のＰＳＮに対して敏感であるべきであるが、他方において、これら監視動作が、監視されるＰＳＮによって影響されてはならない。

従って、本発明の一つの目的はフレキシブルなリアルタイムＰＳＮ監視が可能になる、改善されたＰＳＮ決定スキームを提供することにある。

この目的はクレーム１において請求される回路装置と、クレーム１５において請求されるＰＳＮ決定方法によって達成される。

このために、ＰＳＮが、これが遅延回路の伝播遅延に与える効果を通じて測定される。これによって、ＰＳＮのリアルタイム監視が、例えば、ＩＣの、電力配電回路網内のどこであっても可能とされる。ＰＳＮは、それが専用の監視回路の伝播遅延に与える効果を介して間接的に測定される。この伝播遅延は、この遅延回路の、任意の全ての変動、例えば、ＰＳＮを含む、電源電圧に直接的に依存する。電源電圧が小さなほど、伝播遅延は大きくなり、この逆もいえる。このため、ＰＳＮによって引き起こされた任意の有害な効果に対処するために、ＰＳＮに起因する電源電圧の任意の変動が検出される。この提唱される解決手段は、例えば、ＩＣ上の、電力配電回路網内の任意の箇所での、リアルタイムＰＳＮ監視、細かい粒度のＰＳＮ監視、より敏感で、正確なＰＳＮ監視を可能にする。さらに、複数の監視回路を同時に用いることもできる。

この遅延測定手段は電流源をキャパシタに接続するためのスイッチング手段を含んでも良く、このスイッチング手段は入力信号とこの測定手段の出力信号とによって制御される。特に、このスイッチング手段は、この入力信号と出力信号とによって、上記キャパシタの充電過程を時間遅延の間に可能にするために制御しても良く、上記出力信号は上記キャパシタの充電電圧から得られる。こうして、サンプル・ホールド測定技術を設けることもできるが、この場合は、カウンタ動作を開始するように、対象とされる信号処理回路、例えばＩＣ、又はこの一部を動作可能なように制御するために、デジタル化することもできるサンプル・ホールド回路のアナログ出力信号を用いることもできる。

上記のサンプル・ホールド回路のスイッチング手段は、入力信号によって制御される第一のスイッチと、出力信号によって制御される第二のスイッチとを含んでも良い。この場合は、これら第一および第二のスイッチは電流源とキャパシタとの間に直列接続で配置しても良い。特に、これら第一および第二のスイッチはトランジスタスイッチを含んでも良い。これにより、サンプル・ホールド回路全体は、キャパシタを備えた半導体回路に基づいて実現することもでき、これはＩＣ上への効率的な集積化を可能にする。

この測定手段は電流源を電力配電回路網から分離するためのバッファ回路を含んでも良い。このバッファ回路はスイッチング手段とキャパシタ手段とを含んでも良く、このスイッチング手段を、入力信号によって、このキャパシタ手段を電力配電回路網の電源ラインに一時的に接続するように制御しても良い。この実現は、この場合も、バッファ回路の集積回路としての提供を簡易化し、この測定過程のＰＳＮからの隔離を提供する。

加えて、クロック信号に対して所定のタイミングで入力信号を遅延測定手段に供給するためにトリガ手段を設けても良い。このトリガ手段は、クロック信号を遅延させる複数の遅延ラインと、選択信号に応じてこれら遅延ラインの一つの出力を選択する選択手段とを含んでも良い。このようなトリガ回路は、サンプリング時間を変えるためのメカニズムを提供し、これによって、ＰＳＮをある与えられた時間において、例えば、最大ＰＳＮが生成されたときに、サンプリングすることもできる。選択を変えることで、グローバルクロック信号とこの測定手段の入力信号との間のさまざまの遅延を、最大ＰＳＮ検出値を探索するために、生成することもできる。

この遅延回路は、入力信号を電源雑音の波形の特性時間(characteristic time)より少なくとも１０倍小さな遅延時間だけ遅延させるように構成しても良い。これは、ＰＳＮ監視過程のサンプリング期間がＰＳＮの持続時間よりかなり小さくなるために、適切なサンプリングを可能にする。こうして、ＰＳＮの挙動が十分な精度にて収集される。

さらに、出力処理回路を、過剰な電源雑音を検出するように、この出力信号を処理するために設けることもできる。これは、この出力信号を所定の閾値と比較する比較器によって達成しても良い。この出力処理は、ＰＳＮが高すぎるかどうかを報告する便利なデジタル出力が生成されるという利点を提供する。

測定するステップは、電力配電回路網の一点において遂行しても、又は電力配電回路網の複数の点において遂行しても良い。さらに、測定ステップは、電力配電回路網を含む同期集積回路の、一つの又は複数のクロックサイクルにおいて遂行しても、又は各クロックサイクルにおいて遂行しても良い。

さらなる有利な変更が従属クレーム内において説明されている。

以下では本発明が好ましい実施例に基づいて図面を参照しながらより詳細に説明される。

以下、本発明の好ましい実施例がデジタル回路のＰＳＮのリアルタイム監視用の監視回路に基づいて説明される。この監視戦略はＰＳＮを、ＰＳＮがこの監視回路の遅延に与える影響によって測定することを含む。この監視回路はこの可変な遅延をある閾値と比較すること又は後にデジタル信号に変換することもできる可変電圧に変換する。この監視回路はこうして過剰なＰＳＮのオンラインテストのために用いることも、又は回路の動作パラメータをその回路を要求されるＰＳＮ仕様内に維持させるために変化させる任意のスキーム内の監視部分として用いることもできる。

図１（ａ）は好ましい実施例による、提唱されたＰＳＮ監視回路の概観を示す略ブロック図を示す。このＰＳＮ監視回路は遅延ブロックすなわち回路１０と、この遅延回路１０の入力端子と出力端子との間の伝播遅延を測定する遅延測定回路２０とを含む。この遅延回路１０は、そのＰＳＮが測定されるべきデジタル回路の電力配電回路網の電力ラインＶ_ＤＤと接地ラインＶ_ＳＳとに接続される。この遅延測定回路２０はこの電力配電回路網から分離すなわちデカップル（切り離す）ことができる自身の電源ラインＶ_Ｙを有する。

この好ましい実施例においては、この遅延回路１０はその遅延値がその有効電源電圧に依存する遅延ラインとして働く。同期システムにおいては、回路の活動と、従ってこのＰＳＮとは、そのデジタル回路内に用いられるクロック信号によってトリガされる。従って、この遅延回路の入力端子は、このデジタル回路のクロックラインから派生される入力信号ＩＮが供給される。出力端子では、出力信号ＯＵＴがこの遅延回路１０の伝播遅延に依存する遅延にて得られる。

この測定回路２０は、電流源２２とキャパシタＣ_Ｘとの間に直列に接続されたスイッチＳ_ＩＮとＳ_ＯＵＴとを含む。入力信号ＩＮが低レベルすなわち“０”であるときは、この入力信号ＩＮの値によって制御されるスイッチＳ_ＩＮは開き、他方、出力信号ＯＵＴによって制御されるスイッチＳ_ＯＵＴはその出力信号ＯＵＴが低レベルすなわち“０”であるとき閉じる。この初期状況においては、キャパシタＣ_Ｘは放電され、キャパシタＣ_Ｘの電圧Ｖ_Ｘは零となる。クロック信号の立ち上りエッジは入力信号ＩＮの立ち上りエッジも生成し、充電電流ＩがキャパシタＣ_Ｘ内に流れはじめるようにスイッチＳ_ＩＮは閉じられ、これにより、電圧Ｖ_Ｘが増大する。充電電流Ｉは、遅延回路１０の出力信号ＯＵＴが高レベルすなわち“１”に変化し、スイッチＳ_ＯＵＴが開かれるまで、キャパシタＣ_Ｘを充電する。こうして、キャパシタＣ_Ｘに供給される総電荷は、この遅延回路１０の伝播遅延に実質的に比例する。この伝播遅延は遅延回路１０によって見られる有効電源電圧に依存するために、説明されたサンプリング期間の終端における電圧Ｖ_Ｘは、電源電圧にも依存する。電源バウンス(power bounce)と接地バウンス(ground bounce)はこのクロックエッジの直後に生成されるために、電圧Ｘ_Ｖは、この電源及び接地バウンスに依存することとなる。すなわち、このバウンスすなわち変動が強ければ強いほど、伝播遅延は長くなり、電圧Ｖ_Ｘは高くなる。

図１（ｂ）は、電源電圧Ｖ_ＤＤ、接地電位Ｖ_ＳＳ、入力信号ＩＮ、出力信号ＯＵＴ及びキャパシタ電圧Ｖ_Ｘの各々の波形と関連する信号伝達図を示す。ＰＳＮが零のときは、最小の伝播遅延ｔ_ｄ０と最小のキャパシタ電圧Ｖ_Ｘとが観察される。中間ＰＳＮ値であるＰＳＮ１においては、中間の伝播遅延ｔ_ｄ１と中間のキャパシタ電圧Ｖ_Ｘとが得られ、一方、より高いＰＳＮ値であるＰＳＮ２においては、より高い伝播遅延ｔ_ｄ２とより高いキャパシタ電圧Ｖ_Ｘとが得られる。こうして、このキャパシタ電圧Ｖ_Ｘは、この監視回路の遅延回路１０が接続された点における有効電源電圧のサンプルである。図１（ｂ）に示されるこの例においては、このＰＳＮは、電源ラインバウンスと同時的な接地ラインバウンスとによって生成されるが、これらは両方とも、遅延回路１０の所の有効電源電圧の低減をもたらすことに注意されたい。最も高いＰＳＮ値であるＰＳＮ２は、キャパシタ電圧Ｖ_Ｘの示された変化△Ｖ_Ｘをもたらす。

サンプリング時間は、入力信号ＩＮ内に立ち上りエッジが生成される瞬間に対応するが、この瞬間はこのデジタル回路全体に対する一般クロック信号の立ち上りエッジと密接に関連する。このサンプリング時間を変化させることで、キャパシタ電圧Ｖ_Ｘの複数のサンプルを、さまざまな時間において得ることができ、これにより、全クロックサイクルを通じてＰＳＮをチェックすることができる。

電源電圧と接地電位のこれら波形は、このデジタル回路全体に沿って異なるサイズの複数の電流スパイクが、クロックエッジの最中及び後に観察されるために、非常に複雑となることが良く知られている。さらに、これら電源及び接地ラインは、分配ＲＬＣ網(distributed RLC network)として働き、デジタル回路の非活性ゲート(non-active gates)は損失の多いキャパシタ(lossy capacitors)の網として働く。これら電源及び接地波形上に生成されるこれら電流スパイクは、複数の分布要素(distributed elements)の複雑なメッシュを励起し、時間及び空間において進展する複雑な波形を生成する。精密な波形は、電流分配、ＲＬＣパラメータ及びデジタル回路のレイアウトに依存し、このため、一般的には、各クロック周期で異なる。この多様性を扱うためには、このＰＳＮ監視回路は、このＰＳＮ波形に適応された時間分解能を有する必要がある。

正しく動作するためには、このＰＳＮ監視回路のサンプリング期間、つまり、図１（ａ）の遅延回路１０の遅延は、これらＰＳＮ波形の持続期間よりもかなり短くなるべきである。もしこのＰＳＮ波形の特性時間がこのＰＳＮ監視回路のサンプル期間の約１０倍よりも高いときは、このＰＳＮ監視回路は、ＰＳＮ挙動を十分な精度にて収集することができる。このＰＳＮ波形の特性時間は、２０から３０なるレンジであり得るデジタル回路の論理深さを知ることで、特性時間として、推定することができる。このＰＳＮ波形の特性時間の推定に関するさらなる情報は、H.Bakoglu,"Circuits, Interconnections and Packaging for VLSI（ＶＬＳＩに対する回路、相互接続及びパッケージング）"，Reading, MA Addisson-Wesley, 1990において説明されている。もしこのＰＳＮ監視回路が、約２から３ゲート遅延のレンジに匹敵するサンプリング期間を有するときは、そのＰＳＮ波形の興味深い特徴を捕捉することができるであろう。このことは提唱されるＰＳＮ監視回路について当てはまり、このため、大きな誤りなしに、電源電圧ＶＤＤは、入力信号がこの遅延回路１０の入力端子から出力端子に伝播する間は、一定であると見なすことができると、想定することができる。
図２（ａ）は、図１に示されるような監視回路１００と、入力信号ＩＮのタイミングを調節するための先行するトリガ回路３０とを含む、回路装置のブロック図を示す。図２に示されるように、このトリガ回路３０は、その入力端子をクロックライン４０に接続されるが、このクロックライン４０はクロック信号ＣＫを供給し、入力信号ＩＮはこのクロック信号ＣＫから派生される。図２（ｂ）は、このクロック信号ＣＫと、監視回路１００の入力信号ＩＮおよび出力信号ＯＵＴと、電源信号Ｖ_ＤＤと、接地電位Ｖ_ＳＳとの波形を示す。図２（ｂ）内の波線は、サンプリング期間の開始時間と停止時間、つまり、伝播遅延ｔ_ｄを示す。もし伝播遅延ｔ_ｄが十分に小さく選択されたときは、この遅延回路１０によって見られる有効電源電圧Ｖ_{ＤＤｅｆｆ} は、一定であると見なすことができる。

図３はこの好ましい実施例に従うＰＳＮ監視回路の略回路図を示す。図３においては、この遅延回路１０は、要求されたときこの監視回路を切断又はテストするために制御ゲートとして働くＮＯＲゲート１４を介して入力信号が供給される３つのインバータ回路１２から成る。こうして、インバータ遅延ラインへのクロック信号ＣＫの供給は、このＮＯＲゲート１４の他方の入力端での制御信号ＣＴＲＬに付加される論理レベルによって制御することができる。加えて、このクロック信号ＣＫは、電源ラインＶ_ＤＤと、ＰＳＮ測定キャパシタＣ_Ｘに充電電流を供給するバッファキャパシタＣ_Ｙとの間の接続を提供する、ＣＭＯＳトランジスタＭＰ１の反転ゲート端子に供給される。こうして、このトランジスタＭＰ１は、バッファキャパシタＣＹを、電源ラインＶ_ＤＤに接続したり、これから切断したりするスイッチとして働く。このバッファキャパシタＣ_Ｙは、その電圧Ｖ_Ｙがサンプリング過程の間に実質的に一定となることを保ち、こうして、測定キャパシタＣ_Ｘに供給される電流を、ＰＳＮに起因する電源の変動の影響から隔離するために、十分に多く選択されるべきである。直列のＣＭＯＳトランジスタＭＰ２、ＭＰ３は、図１（ａ）内のスイッチＳ_ＩＮとＳ_ＯＵＴとに対応し、測定キャパシタＣ_Ｘの充電時間を決定する。図３の回路図に示されるように、ＣＭＯＳトランジスタＭＰ１乃至ＭＰ３は、ｐチャネルＣＭＯＳトランジスタである。

さらに、ｎチャネルＣＭＯＳトランジスタＭＮ１が、測定キャパシタＣ_Ｘと並列に接続され、インバータ遅延ラインの入力信号ＩＮによって、入力信号ＩＮが低レベルすなわち“０”である間は、測定キャパシタＣ_Ｘを放電するように制御される。これによって、測定電圧Ｖ_Ｘの初期リセットが確保される。

図３のＰＳＮ監視回路は以下のように動作する。ＮＯＲゲート１４に供給されるクロック信号ＣＫは、クロック信号ＣＫの低レベル状態でＣＭＯＳトランジスタＭＰ１を閉じ、バッファキャパシタＣ_Ｙを、電源電圧Ｖ_ＤＤに充電する。制御信号ＣＴＲＬが低レベルにあるときは、このクロック信号ＣＫの変化は、このインバータ遅延ラインの入力に伝達され、ｎチャネルトランジスタＭＮ１が開きｐチャネルトランジスタＭＰ３が閉じる低レベルに入力信号ＩＮをセットし、これにより、測定キャパシタＣＸの充電過程が開始させる。この充電過程は、入力信号の立ち下がりエッジがこのインバータ遅延回路の出力端で立ち上がりエッジとして到達するまで行われるが、この立ち上がりエッジは、上側ｐチャネルトランジスタＭＰ２を閉じ、この充電過程を停止させる。このとき測定キャパシタＣ_Ｘの所に生成される電圧Ｖ_Ｘは、このインバータ遅延ラインの伝播遅延に対応し、次には、この伝播遅延は、サンプリング時間における電源電圧Ｖ_ＤＤに対応する。ＰＳＮはこのインバータ遅延ラインのこれらトランジスタ素子のこれらゲートに加えられる有効電源電圧を低減し、結果として、伝播遅延の増加になる。

図４の実線は、電源電圧Ｖ_ＤＤと伝播遅延ｔ_ｄとの間の関係を、開示された３つのインバータ１２のチェーンに対する相対値Ｖ_ＤＤｒとｔ_ｄｄｒとして示す。

この関係は、Takayasu Sakurai, αPower Law MOSFET Model and its Applications to CMOS Inverter Delay and Other Formulas（α乗式ＭＯＳＦＥＴモデルとこのＣＯＭＳインバータ及び他の式への応用）", IEEE Journal of Solid State Circuits, April 1990 pp.584-593において定義されている以下の式（１）によって表現することができる。

ここでＫは比例定数を表し、Ｖ_ＴＨはトランジスタ閾値電圧を表し、αは速度飽和と二次効果とをモデル化するパラメータを表す。この３インバータ遅延ラインのシミュレーションは、最適フィットとして、代表的な値Ｋ＝１．９２×１０^−１１及びα＝１．３７となる。図４において、波線は式（１）に従い、実線はシミュレーションから得られたものである。

電源電圧Ｖ_ＤＤに関して伝播遅延ｔ_ｄの導関数を取ると、以下の式（２）を得ることができる。

αの上の値と、閾値電圧Ｖ_ＴＨの公称値及び公称電源電圧Ｖ_ＤＤの近傍に対しては、この式は“−１”に近くなる。これは、例えば、電源電圧Ｖ_ＤＤが５％低下すると伝播遅延は５％増加することを暗示する、ことを意味し、このことは、図４に示される曲線の傾きは、電源電圧Ｖ_ＤＤの公称値の近傍においては、実質的に一定であることを意味する。しかし、電源電圧Ｖ_ＤＤの低下がより厳しい場合は、この傾きは増加し、電源電圧Ｖ_ＤＤの変化と伝播遅延の変化との間のこの線形依存性は、もはや有効でなくなる。

他方、キャパシタ電圧Ｖ_Ｘは、一次近似で以下の式に従う。

ここでＩ_０はキャパシタＣ_Ｘの充電期間の間にスイッチングトランジスタＭＰ２、ＭＰ３によって供給される電流Ｉの平均値を意味する。この平均電流は、キャパシタ電圧Ｖ_Ｘの変化には、これらが十分に小さい限り依存しない。
式（１）を式（３）に代入し、電源電圧Ｖ_ＤＤに関して導関数を取ることで、以下の式が得られる

これは式（２）と同一の表現である。これは、電源電圧Ｖ_ＤＤのディップすなわち低下が十分に小さなときは、キャパシタ電圧Ｖ_Ｘの変化は電源電圧Ｖ_ＤＤの変化に比例することを意味する。

上で説明された監視回路１００は、ＰＳＮをある与えられた時間において採取する。しかし、最大ＰＳＮが生成されるところの正確なタイミングは事前には知られていない。このため、サンプリング時間を変えるためにメカニズムが必要とされる。

図５は、先行するトリガリング回路３０と、追加の出力処理回路６０とを有するＰＳＮ監視回路１００を示す略ブロック図である。図５には、このトリガ回路３０のある特定例が示されているが、この例においては複数のインバータベースの遅延ライン３４がグローバルクロック信号ＣＫと、このＰＳＮ監視回路１００に加えられるローカルクロックとの間に様々な遅延を生成する。高レベルコントローラによって供給することができる制御すなわち選択信号ＳＥＬを、ある与えられた時間においてＰＳＮを調べるために、これら遅延ライン３４の一つを選択するために用いても良い。様々な遅延を有するこれらローカルクロック信号の選択は、この選択信号ＳＥＬによって制御されるマルチプレキシング回路３２によって遂行することもできる。こうして、このＰＳＮ監視回路１００に供給されるローカル制御信号のエッジのタイミングを、これら遅延ライン３４の選択に基づいて、最大ＰＳＮが発生するある所定のタイミングにシフトすることができる。

このＰＳＮ監視回路１００の出力はキャパシタＣ_Ｘのアナログ電圧Ｖ_Ｘに対応する。信号保全環境(signal integrity environment)においては、過剰なＰＳＮを、すなわち測定されたＰＳＮが高すぎないか否かを、報告するデジタル出力を得ることは便利なことである。このため、あるタイプのアナログ・デジタル変換が要求される。電圧Ｖ_ＸはキャパシタＣ_Ｘ内に格納されているという事実のために、この捕捉時間と処理時間とを出力処理回路６０内で切り離すことができる。

もし電源ラインの電圧のディップすなわち低下を、各クロックサイクルにおいて測定することが要求されるときは、出力処理回路６０の所で、簡単で、非常に高速な比較が必要となる。これは高速比較器６２を提供することで達成することもできるが、この比較器６２は、出力電圧Ｖ_Ｘを所定の閾値と比較することで、合格または失敗信号を得る。このケースにおいては、制御信号ＣＴＲＬは、監視回路１００の所でのＰＳＮ測定過程を可能にするために、常に“０”であることを要求される。

時間要件がそれほど厳しくないときは、ＰＳＮの監視は、制御信号ＣＴＲＬを目標とされる又は要求されるクロックサイクルの間にのみ起動し、その後は、これを高レベルすなわち“１”に保つことで決定される、与えられた又は所定のクロックサイクルにおいてのみ遂行することができる。

この場合、電圧Ｖ_Ｘは比較的長い時間期間に渡ってキャパシタＣ_Ｘ内に格納され、出力処理回路６０内の、より精巧で、より低速ではあるが、しかし、正確なアナログ・デジタル変換器すなわち比較器６２によって処理することもできる。この比較器６２によって用いられる出力閾値は、過剰なＰＳＮに対する複数の要件に基づいて、個別に設定することができる。

加えて、この出力処理回路６０は第二のインバータ６４を含み、この第二のインバータ６４は電圧Ｖ_Ｘのデジタル出力からの分離を強化するため、および電圧Ｖ_Ｘがこの比較器の閾値に非常に近いときに生成される望ましくない後方ミラー効果(backward miller effect)を回避するために第一のインバータすなわち比較器６２に正のフィードバックを提供するのに用いられる。この正のフィードバックも比較器６２の速度を増加させる。このために、フィーディングキャパシタ(feeding capacitor)Ｃ_ｆを出力処理回路６０のアナログ入力とデジタル出力との間に設けても良い。

図３の回路図の一つの模範的な実現においては、ＣＭＯＳトランジスタの幅は１μｍに設定されており、直列のトランジスタＭＰ２とＭＰ３との幅は０．３５μｍに設定されており、ｎチャネルトランジスタＭＮ１は１μｍなる幅を有するように選択されている。さらに、測定キャパシタＣ_Ｘの値は、比較器６２が用いられるときは３．７ｆＦに設定しても良く、他方、比較器６２が用いられないときは、この値は５ｆＦに設定しても良い。バッファキャパシタＣ_Ｙは、１ｐＦなるキャパシタンスを有しても良い。最後に、フィーディングキャパシタＣ_ｆは、０．５ｆＦなる容量を有しても良い。上の数値は単にある特定の集積回路に対する例示的な数値として示されるものであり、用途によって広い範囲内で変っても良いことに注意すべきである。上の特定の回路パラメータに対しては、ＰＳＮ監視回路１００のサンプリング期間は、約１００ｐｓに設定することもできる。

要約すると、説明されたＰＳＮ監視回路１００は、サブミクロン以下の(deep sub-micron)技術に適し、この監視回路がそれに接続されたローカル電力ライン及び／又は接地ライン内のＰＳＮをチェックするためにその回路内のどこに配置することもできる。さらに、これは、集積化目的(integration purpose)に対する標準セルとして設計することもできる。時間分解能は、現代の回路内の、電源ライン並びに接地ライン内の、ＰＳＮの主な特徴を収集するのに十分に高く設定することができる。この監視回路１００の出力は、この回路がローカル的に生成され、隔離された電源を用いるために、ＰＳＮから隔離することができる。出力信号は、キャパシタＣ_Ｘの電荷に基づき、このため、サンプリング時間を出力の処理時間から切り離すことが可能となる。高レベルコントローラによって、対応する制御可能なトリガ回路を提供することで、サンプリング時間を簡単に変えることができる。さらに、制御信号ＣＴＲＬに対する制御入力によって、ＰＳＮ測定のために、所望のクロックサイクルを選択することもできる。この監視回路１００は過剰なＰＳＮの存在をオンラインにて検出する能力を有するので、この回路は、任意のＰＳＮ制御スキーム内において、回路の動作パラメータを監視出力に基づいて変化させ、これによってその回路をそのＰＳＮ仕様内に保つために用いることができる。

本発明は上の好ましい実施例に制限されるものではなく、様々なやり方にて修正できることに注意する。例えば、図１（ａ）内のスイッチＳ_ＩＮとＳ_ＯＵＴの配置及び実現は、伝播遅延の際にキャパシタＣ_Ｘの要求されるローディングを得るために、明白なやり方にて変えても良い。任意の種類の制御可能な半導体スイッチ又は他の制御可能なスイッチを用いても良い。これと同じことが他のスイッチングトランジスタＭＰ１とＭＮ１についてもいえる。図５内のトリガ回路３０は、カウンタ回路、タイマ回路、フリップフロップ回路及び／又は単安定回路に基づくデジタル遅延回路にて置換しても良い。これと同じことは、その代替のデジタル回路も電源電圧Ｖ_ＤＤに依存する伝播遅延を提供することを前提に、遅延回路１０についてもいえる。従って、この好ましい実施例は、添付のクレームの範囲内で変えても良い。

本発明によるＰＳＮ測定スキームの略図と、対応する波形とを示す図である。 本発明による、先行するトリガ回路を有するＰＳＮ監視回路の略ブロック図と、対応する波形とを示す図である。 好ましい実施例によるＰＳＮ監視回路の略回路図である。 電源電圧とゲート伝播遅延との間の関係を示す図である。 好ましい実施例による、先行する可調トリガ回路と出力処理回路とを有するＰＳＮ監視回路を示す図である。

Claims (20)

1. 電力配電回路網の電源雑音を決定するための回路装置であって、
   前記電力配電回路網の少なくとも一つの電源ラインに接続された遅延回路と、
   前記遅延回路に供給される入力信号と、前記入力信号に応答して前記遅延回路の出力端で得られる出力信号との間の時間遅延を測定するための遅延測定手段と、
   前記測定された時間遅延に対応する信号を出力するための出力手段と、
   を備える回路装置。
2. 前記遅延測定手段は、電流源をキャパシタに接続するためのスイッチング手段を含み、前記スイッチング手段は前記入力信号と前記出力信号とによって制御される請求項１記載の回路装置。
3. 前記スイッチング手段は、前記時間遅延の間に前記キャパシタの充電過程を可能にするために前記入力と出力信号とによって制御され、前記出力信号は前記キャパシタの充電電圧から得られる請求項２記載の回路装置。
4. 前記スイッチング手段は、前記入力信号によって制御される第一のスイッチと、前記出力信号によって制御される第二のスイッチと備える請求項２または３記載の回路装置。
5. 前記第一および第二のスイッチは、前記電流源と前記キャパシタとの間に直列接続に配置される請求項４記載の回路装置。
6. 前記第一および第二のスイッチは、トランジスタスイッチを備える請求項４または５記載の回路装置。
7. 前記測定手段は、前記電流源を前記電力配電回路網から隔離するためのバッファ回路を備える請求項２乃至６のいずれかに記載の回路装置。
8. 前記バッファ回路は、スイッチング手段と、キャパシタ手段とを備え、前記スイッチング手段は、前記キャパシタ手段を前記電力配電回路網のある電源ラインに一時的に接続するように前記入力信号によって制御される請求項７記載の回路装置。
9. クロック信号に対して、所定のタイミングで前記入力信号を前記遅延測定手段に供給するためのトリガ手段をさらに備える請求項１乃至８のいずれかに記載の回路装置。
10. 前記トリガ手段は、前記クロック信号を遅延するための複数の遅延ラインと、選択信号に応じてこれら遅延ラインの一つの出力を選択するための選択手段とを備える請求項９記載の回路装置。
11. 前記遅延回路は、前記電源雑音の波形の特性時間より少なくとも１０倍低い遅延時間だけ前記入力信号を遅延するように構成される請求項１乃至１０のいずれかに記載の回路装置。
12. 過剰な電源雑音を検出するために前記出力信号を処理する出力処理回路をさらに備える請求項１乃至１１のいずれかに記載の回路装置。
13. 前記出力処理回路は、前記出力信号を所定の閾値と比較する比較器を有する請求項１２記載の回路装置。
14. 前記回路装置は、前記電力配電回路網を含む集積回路上に一体となって配置される請求項１乃至１３のいずれかに記載の回路装置。
15. 電力配電回路網の電源雑音を決定する方法であって、
    前記電力配電回路網によって電力が供給される遅延回路の伝播遅延を測定するステップと、
    前記測定するステップの結果を前記電源雑音の指標として用いるステップと、
    を含む方法。
16. 前記測定するステップは、前記伝播遅延の間にキャパシタを充電するステップと、前記測定結果として前記キャパシタの帯電を用いるステップと、を備える請求項１５記載の方法。
17. 前記測定するステップは、前記電力配電回路網の一点において遂行される請求項１５または１６記載の方法。
18. 前記測定するステップは、前記電力配電回路網の複数の点において遂行される請求項１５または１６記載の方法。
19. 前記測定するステップは、前記電力配電回路網を含む同期集積回路の所定のクロックサイクルにおいて遂行される請求項１５乃至１８のいずれかに記載の方法。
20. 前記測定するステップは、前記電力配電回路網を含む同期集積回路の各クロックサイクルにおいて遂行される請求項１５乃至１８のいずれかに記載の方法。

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