JP5631600B2

JP5631600B2 - 半導体装置及びパルス幅検出方法

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Inventors: 廣田　彰宏; 彰宏廣田
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Description

本発明は、半導体装置、及び該半導体装置で発生したパルス信号のパルス幅を検出する検出方法に関するものである。

図６を参照して、従来の半導体メモリ等の半導体装置内部で発生したパルス信号（以下、内部パルス信号と呼称する）のパルス幅の検出方法及び構成について説明する。

図６に示すように、半導体装置の各チップには、イネーブル信号PLS_EN及び内部パルス信号PLSが入力されるＮＡＮＤ回路３０及びＮＡＮＤ回路３０からの出力を反転させるインバータ３１が設けられている。インバータ３１から出力される信号が内部パルスモニター信号PLSMONである（なお、ここでは、PLSMONを出力する回路の一例として、ＮＡＮＤ回路３０とインバータ３１とを用いたが、ＡＮＤ回路を用いてもよい。）。

イネーブル信号PLS_ENが“H”（イネーブル：有効）になると、内部パルス信号PLSと同じ波形の内部パルスモニター信号PLSMONがインバータ３１から出力され、更にこのPLSMONがリピータとしての機能を有するモニター用ドライバ３２と、モニターパッド３３を介して、チップ外部へ出力される。

ここで、プローブ針３４をモニターパッド３３に接触させて内部パルス信号PLSを測定する場合を考える。PLS_EN＝”H”（テストモード）時にモニターパッド３３に出力された波形は、プローブ針３４を介して入力される波形は、プローブカード３５を介してパルス信号の立ち上がり及び立ち下がりのタイミングを検出するテスタコンパレータ３６に入力される。そして、テスタコンパレータ３６における測定点MEASPにて上記タイミングが測定され、該タイミングに基づきパルス幅が求められる

測定点MEASPにおける波形からパルス幅を検出する検出装置の一例が特許文献１に記載されている。この装置は、被測定信号の第１変化タイミングを検出する第１タイミング検出部と、被測定信号の第２変化タイミングを検出する第２タイミング検出部と、第１タイミング検出部が検出した第１変化タイミングを表すデータ及び第２タイミング検出部が検出した第２変化タイミングを表すデータをバッファリングするバッファ部と、バッファ部から第１変化タイミングを表すデータ及び第２変化タイミングを表すデータを取り出して、第１変化タイミング及び第２変化タイミングの時間差を算出する算出部と、を備えている。

特開２００９−１７５０５２号公報

しかしながら、上記従来の技術では、特に内部パルス信号PLSが短い場合、正確にパルス幅が検出できない、又は正確に検出するためにはテスト時間が増大するという問題点があった。

図７に、図６で示した従来の検出方法における各信号の波形を示す。イネーブル信号PLS_ENが“L”から”H”へ変化した後、発生した内部パルス信号PLSは内部パルスモニター信号PLSMONとして出力される。その後、内部パルスモニター信号PLSMONの波形はモニター用ドライバ３２、モニターパッド３３、プローブカード３５を介してテスタコンパレータ３６の測定点MEASPに出力され測定されるが、測定点MEASPにおける波形は図６に示すようにモニター用ドライバ３２の出力インピーダンス(Rdr)、プローブカード３５の配線抵抗・容量(Rpc、Cpc)及びテスタコンパレータ３６の測定点上流側に存在する負荷(Cc)により遅延（波形なまり）が発生する。このときの時定数τは、τ=(Rdr+Rpc)*(Cpc+Cc)となる。

ここで、図８に示すように、仮にRdr=50Ω、Rpc=10mΩ、Cpc=80pF、Cc=40pF、内部パルス信号PLSのパルス幅=6nsとすると、時定数τと内部パルス信号PLSのパルス幅とがほぼ同じになり、時定数τ分の時間が経過すると内部パルス信号PLSが立ち下がるため、測定点MEASPにおける波形はパルス信号の最大電圧値VCCの63.2%までしか到達しない。

また、少なくともモニター用ドライバ３２の出力インピーダンス(Rdr)はトランジスタパラメータにより変化するため、図９に示すようにチップによって測定点MEASPにおける波形の振幅にばらつきが生じ、仮に図９に示すパルス信号の立ち上がり・立ち下がりタイミングを検出するための閾値VOH/VOLのような固定の判定ポイントを設けた場合、内部パルス信号PLSのパルス幅が同じ6nsであっても、チップによってパルス幅検出値が異なってしまう可能性があるため、この方法では正確なパルス幅を検出することができない。

正確なパルス幅を個別のチップで測定するためには、各チップでの測定点MEASPにおける波形の振幅（電圧値）を測定した後、各々個別の判定レベル（例：VOH=MEASPにおける振幅-0.1V、VOL=0.1Vなど）を設けて、チップ毎にパルス幅を検出する必要があるが、このような方式はチップ毎のシリアル処理となり、テストに多大な時間を要する。

なお、上記特許文献１には、半導体装置外部の検出装置（測定装置）で波形を取込んだ後の測定方法が記載されているが、上記波形の遅延は、検出装置に波形を取り込む段階で発生するものであるため、特許文献１に記載された技術では上記課題を解決できない。

本発明は、上述した課題を解決するために提案されたものであり、半導体装置内部で発生するパルス信号のパルス幅を半導体装置外部の検出装置で精度高く簡単に検出することができる信号を出力する半導体装置、及びパルス幅検出方法を提供することを目的とする。

上記目的を達成するために、請求項１の発明の半導体装置は、内部でパルス信号を発生する半導体装置本体と、外部に設けられた前記パルス信号のパルス幅を検出する検出装置に、所定の配線経路を介して接続されることで、該配線経路を介して前記半導体装置本体で発生された前記パルス信号に応じた信号を出力するための出力手段と、前記半導体装置本体で発生したパルス信号、前記パルス信号が立ち上がるタイミングを検出するときに有効にされる第１のイネーブル信号、及び前記パルス信号が立ち下がるタイミングを検出するときに有効にされる第２のイネーブル信号が入力され、前記出力手段から出力する信号として、前記入力された第１のイネーブル信号が有効な期間において前記入力されたパルス信号が立ち上がるタイミングで予め定められた方向に変化し且つ該変化した後はその状態が前記配線経路の時定数に応じて定められる時間以上継続する第１の信号を生成すると共に、前記入力された第２のイネーブル信号が有効な期間において前記入力されたパルス信号が立ち下がるタイミングで前記予め定められた方向に変化し且つ該変化した後はその状態が前記配線経路の時定数に応じて定められる時間以上継続する第２の信号を生成する生成手段と、を備えている。

このように、半導体装置本体の内部で発生したパルス幅を所定の配線経路を介して接続される検出装置により検出する際に、パルス信号の立ち上がりのタイミングと立ち下がりのタイミングの各々を、別々にかつ同相に変化し（すなわち、変化の方向が同じ）、かつ配線経路の時定数に応じて定められる時間以上継続する２つの信号（上記第１の信号、及び第２の信号）として外部へ出力できる手段を半導体装置に設けたため、検出装置で第１の信号及び第２の信号の各々と予め定められた閾値とを比較して、パルス信号の立ち上がりのタイミング、立ち下がりのタイミングを求めてパルス幅を検出する際に、検出装置において第１の信号及び第２の信号をモニタするポイントまでの配線経路に存在する寄生抵抗・寄生容量の影響を除外し、正確にパルス幅を検出できる。

なお、請求項２に記載のように、前記第１のイネーブル信号は、信号レベルがＨにされることにより有効となる信号であり、前記第２のイネーブル信号は、信号レベルがＬにされることにより有効となる信号であり、前記生成手段は、前記発生したパルス信号が入力される第１のＮＯＴ回路と、第１のＮＡＮＤ回路及び第２のＮＡＮＤ回路を備え、前記第１のＮＡＮＤ回路の一方の入力端と前記第２のＮＡＮＤ回路の出力端とが接続され、前記第１のＮＡＮＤ回路の出力端と前記第２のＮＡＮＤ回路の一方の入力端とが接続され、前記第１のＮＡＮＤ回路の他方の入力端が前記第１のＮＯＴ回路の出力端に接続され、前記第２のＮＡＮＤ回路の他方の入力端に前記第１のイネーブル信号が入力されるＮＡＮＤ型フリップフロップ回路と、第１のＮＯＲ回路及び第２のＮＯＲ回路を備え、前記第１のＮＯＲ回路の一方の入力端と前記第２のＮＯＲ回路の出力端とが接続され、前記第１のＮＯＲ回路の出力端と前記第２のＮＯＲ回路の一方の入力端とが接続され、前記第２のＮＯＲ回路の他方の入力端が前記第１のＮＯＴ回路の出力端に接続され、前記第１のＮＯＲ回路の他方の入力端に前記第２のイネーブル信号が入力されるＮＯＲ型フリップフロップ回路と、入力端が前記ＮＯＲ型フリップフロップ回路の前記第１のＮＯＲ回路の出力端に接続された第２のＮＯＴ回路と、一方の入力端が前記ＮＡＮＤ型フリップフロップ回路の前記第２のＮＡＮＤ回路の出力端に接続され、他方の入力端が前記第２のＮＯＴ回路の出力端に接続された第３のＮＡＮＤ回路と、を備え、前記第２のイネーブル信号が無効とされ前記第１のイネーブル信号が前記配線経路の時定数に応じて定められる時間以上有効とされた期間に、前記入力されたパルス信号が立ち上がるタイミングでＬからＨに変化し且つ該変化した後はその状態が前記第１のイネーブル信号が有効な期間継続する前記第１の信号を生成して前記第３のＮＡＮＤ回路の出力端から出力し、前記第１のイネーブル信号が無効とされ前記第２のイネーブル信号が前記配線経路の時定数に応じて定められる時間以上有効とされた期間に、前記入力されたパルス信号が立ち下がるタイミングでＬからＨに変化し且つ該変化した後はその状態が前記第２のイネーブル信号が有効な期間継続する前記第２の信号を生成して前記第３のＮＡＮＤ回路の出力端から出力するものであってもよい。

また、請求項３に記載のように、前記第１のイネーブル信号は、信号レベルがＨにされることにより有効となる信号であり、前記第２のイネーブル信号は、信号レベルがＬにされることにより有効となる信号であり、前記発生したパルス信号が入力され、入力されたパルス信号の立ち下がりのタイミングを予め定められた遅延時間だけ遅延した遅延信号を出力する遅延回路と、一方の入力端には前記遅延回路で遅延された遅延信号が入力されると共に、他方の入力端には前記第１のイネーブル信号が入力される第１のＮＡＮＤ回路と、前記第２のイネーブル信号が入力される第１のＮＯＴ回路と、前記発生したパルス信号が入力される第２のＮＯＴ回路と、第１の入力端は前記第１のＮＯＴ回路の出力端に接続され、第２の入力端は、前記第２のＮＯＴ回路に接続され、第３の入力端には前記遅延回路で遅延された遅延信号が入力される第２のＮＡＮＤ回路と、一方の入力端には前記第１のＮＡＮＤ回路の出力端が接続され、他方の入力端には前記第２のＮＡＮＤ回路の出力端が接続された第３のＮＡＮＤ回路と、を備え、前記第２のイネーブル信号が無効とされ前記第１のイネーブル信号が前記配線経路の時定数に応じて定められる時間以上有効とされた期間に、前記入力されたパルス信号が立ち上がるタイミングでＬからＨに変化し且つ該変化した後はその状態が前記第１のイネーブル信号が有効な期間継続する前記第１の信号を生成して前記第３のＮＡＮＤ回路の出力端から出力し、前記第１のイネーブル信号が無効とされ前記第２のイネーブル信号が前記配線経路の時定数に応じて定められる時間以上有効とされた期間に、前記入力されたパルス信号が立ち下がるタイミングでＬからＨに変化し且つ該変化した後はその状態が前記第２のイネーブル信号が有効な期間継続する前記第２の信号を生成して前記第３のＮＡＮＤ回路の出力端から出力するものであってもよい。

請求項４の発明のパルス幅検出方法は、内部でパルス信号を発生する半導体装置本体と、外部に所定の配線経路が接続されることで該配線経路を介して、前記半導体装置本体で発生された前記パルス信号に応じた信号を出力するための出力手段と、前記半導体装置本体で発生したパルス信号、前記パルス信号が立ち上がるタイミングを検出するときに有効にされる第１のイネーブル信号、及び前記パルス信号が立ち下がるタイミングを検出するときに有効にされる第２のイネーブル信号が入力され、前記出力手段から出力する信号として、前記入力された第１のイネーブル信号が有効な第１の期間において前記入力されたパルス信号が立ち上がるタイミングで予め定められた方向に変化し且つ該変化した後はその状態が前記配線経路の時定数に応じて定められる時間以上継続する第１の信号を生成すると共に、前記入力された第２のイネーブル信号が有効な第２の期間において前記入力されたパルス信号が立ち下がるタイミングで前記予め定められた方向に変化し且つ該変化した後はその状態が前記配線経路の時定数に応じて定められる時間以上継続する第２の信号を生成する生成手段と、を備えた半導体装置を、該半導体装置の外部に設けられて前記パルス信号のパルス幅を検出する検出装置に、前記配線経路を介して接続し、前記検出装置から前記半導体装置に、前記第１のイネーブル信号が有効な前記第１の期間に前記パルス信号を発生させる第１の基準信号を入力すると共に、前記第２のイネーブル信号が有効な前記第２の期間に前記パルス信号を発生させる第２の基準信号を入力し、前記検出装置が、前記第１の基準信号が入力されることで前記半導体装置から前記配線経路を介して出力された前記第１の信号と予め定められた閾値とを比較することにより前記第１の信号が前記予め定められた方向に変化した第１のタイミングを検出すると共に、前記第２の基準信号が入力されることで前記半導体装置から前記配線経路を介して出力された前記第２の信号と前記予め定められた閾値とを比較することにより前記第２の信号が前記予め定められた方向に変化した第２のタイミングを検出し、前記第１の基準信号を基準とした第１の基準タイミングから前記第１のタイミングまでの時間と、前記第２の基準信号を基準とした第２の基準タイミングから前記第２のタイミングまでの時間と、の差分を前記半導体装置本体で発生したパルス信号のパルス幅として検出する。

このように、半導体装置の内部で発生したパルス幅を検出する際に、パルス信号の立ち上がりのタイミングと立ち下がりのタイミングの各々を、別々にかつ同相に変化し（すなわち、変化の方向が同じ）、かつ配線経路の時定数に応じて定められる時間以上継続する２つの信号（上記第１の信号、及び第２の信号）として生成する生成手段が設けられた半導体装置から出力された第１の信号及び第２の信号の各々と予め定められた閾値とを比較して、パルス信号の立ち上がりのタイミング（第１のタイミング）、立ち下がりのタイミング（第２のタイミング）を求めてパルス幅を検出するため、検出装置において第１の信号及び第２の信号をモニタするポイントまでの配線経路に存在する寄生抵抗・寄生容量の影響を除外し、正確にパルス幅を検出できる。

以上説明したように本発明によれば、半導体装置内部で発生するパルス信号のパルス幅を簡単な構成で半導体装置外部の検出装置で精度高く検出することができる、という効果を奏する。

実施の形態に係るＩＣチップ及びテスタの構成を示す図である。内部パルス波形変換回路の詳細な構成を示す図である（Ａ）は、立ち上がりタイミングを検出する場合における各信号の波形を示すタイミングチャートであり、（Ｂ）は、立ち下がりタイミングを検出する場合における各信号の波形を示すタイミングチャートである。内部パルス波形変換回路の変形例を示す図である。（Ａ）は、変形例において立ち上がりタイミングを検出する場合における各信号の波形を示すタイミングチャートであり、（Ｂ）は、変形例において立ち下がりタイミングを検出する場合における各信号の波形を示すタイミングチャートである。従来のパルス幅の検出方法を説明する説明図である。図６で示した従来の検出方法における各信号の波形を示すタイミングチャートである。時定数と時定数に応じた波形なまりの具体例を説明する説明図である。チップによって測定点MEASPにおける波形の振幅が異なる様子を示した図である。

以下、本実施の形態について図面を参照しながら詳細に説明する。なお、本実施の形態では、ウェハを個々のＩＣチップに切り離す前に行うウェハテストでＩＣチップ内部に発生するパルス信号のパルス幅を検出する例について説明する。

図１は、半導体装置の一例としてのＩＣチップ２０、及びＩＣチップ２０内部で発生するパルス信号のパルス幅を検出する検出装置の一例としてのテスタ２２の構成を示す図である。なお、ウェハ上には複数のＩＣチップ２０が形成されるが、本実施の形態では、その１つを代表して図示した。

ＩＣチップ２０は、ＩＣチップ本体１０、内部パルス波形変換回路１１、モニター用ドライバ１２、モニターパッド１３、及びイネーブル信号生成回路１９を備えている。

テスタ２２は、テスタコンパレータ１６、パルス幅検出部１７、及びテスト信号出力部１８を備えている。

ＩＣチップ２０のイネーブル信号生成回路１９は、テスタ２２のテスト信号出力部１８からテスト信号Ａが入力されると、内部パルス波形変換回路１１に対して、該テスト信号Ａに応じて第１のイネーブル信号PLS_RISE_EN、及び第２のイネーブル信号PLS_FALL_ENBの各々を内部パルス波形変換回路１１に入力する。本実施の形態では、第１のイネーブル信号PLS_RISE_ENが“H”の状態を、第１のイネーブル信号PLS_RISE_ENが有効な状態であるとし、第１のイネーブル信号PLS_RISE_ENが“L”の状態を、第１のイネーブル信号PLS_RISE_ENが無効な状態であるとしている。また、第２のイネーブル信号PLS_FALL_ENBが“L”の状態を、第２のイネーブル信号PLS_FALL_ENBが有効な状態であるとし、第２のイネーブル信号PLS_FALL_ENBが“H”の状態を、第２のイネーブル信号PLS_FALL_ENBが無効な状態であるとしている。

ＩＣチップ本体１０は、テスタ２２のテスト信号出力部１８からテスト信号Ｂが入力されると、該テスト信号Ｂをトリガとしてパルス信号（以下、内部パルス信号PLSと呼称する）を発生させる。例えば、テスト信号Ｂが入力されたとき、或いはテスト信号Ｂが入力されてから予め定められた時間が経過したときに内部パルス信号PLSを発生させる。該発生した内部パルス信号PLSは、内部パルス波形変換回路１１に入力される。

内部パルス波形変換回路１１は、内部パルス信号PLSの立ち上がり及び立ち下がりを別々にモニターするために設けられた回路であり、内部パルスモニター信号PLSMONを生成する。なお、内部パルス信号PLSの立ち上がりのタイミングを検出するときに生成される内部パルスモニター信号PLSMONは、内部パルス信号PLSの立ち上がりのタイミングで予め定められた方向に変化する信号として生成される。内部パルス信号PLSの立ち下がりのタイミングを検出するときに生成される内部パルスモニター信号PLSMONも、内部パルス信号PLSの立ち下がりのタイミングで上記予め定められた方向と同じ方向に変化する信号として生成される。

内部パルスモニター信号PLSMONは、モニター用ドライバ１２に入力される。モニター用ドライバ１２は、リピータとしての機能を有し、内部パルスモニター信号PLSMONが入力されると、入力された内部パルスモニター信号PLSMONに相当する信号をモニターパッド１３に出力する。

プローブ針１４をモニターパッド１３に押圧して、モニターパッド１３とプローブ針１４の先端部とを電気的に接触した状態で、モニターパッド１３に出力された信号がＩＣチップ２０外部のプローブ針１４を介してプローブカード１５に出力される。プローブカード１５は、プローブ針１４を介してテスタ２２とＩＣチップ２０とを電気的に接続させるためのインタフェースである。

こうして、内部パルスモニター信号PLSMONは、プローブ針１４、及びプローブカード１５を介してテスタ２２のテスタコンパレータ１６に入力される。

テスタ２２のテスタコンパレータ１６は、タイミング検出部１６ａを備えている。タイミング検出部１６ａは、入力された信号から、内部パルス信号PLSの立ち上がりタイミング及び立ち下がりタイミングを検出する。

テスタ２２のパルス幅検出部１７は、テスタコンパレータ１６で検出されたタイミングに基づいて、ＩＣチップ２０で発生した内部パルス信号PLSのパルス幅を検出する。検出方法の詳細については後述する。

図２に内部パルス波形変換回路１１の詳細な構成を示す。

内部パルス波形変換回路１１は、インバータ１１１、ＮＯＲ型フリップフロップ回路１１２、ＮＡＮＤ型フリップフロップ回路１１３、インバータ１１４、及びＮＡＮＤ回路１１５を備えている。

インバータ１１１は、ＮＯＴ回路であって、内部パルス信号PLSが入力されると、これを反転した反転信号PLSBを出力する。すなわち、インバータ１１１により、内部パルス信号PLSの波形のＬレベルの部分がＨレベルに、Ｈレベルの部分がＬレベルに変換され出力される。

ＮＯＲ型フリップフロップ回路１１２は、各々２入力１出力のＮＯＲ回路１１２ａ及びＮＯＲ回路１１２ｂを備えている。

ＮＯＲ回路１１２ａの一方の入力端とＮＯＲ回路１１２ｂの出力端とが接続されると共に、ＮＯＲ回路１１２ａの出力端とＮＯＲ回路１１２ｂの一方の入力端とが接続されている。ＮＯＲ回路１１２ｂの他方の入力端は、インバータ１１１の出力端に接続されている。また、ＮＯＲ回路１１２ａの他方の入力端には、イネーブル信号生成回路１９から第２のイネーブル信号PLS_FALL_ENBが入力される。ＮＯＲ回路１１２ａは、入力された各信号に応じた出力信号FALLBを出力する。

ＮＡＮＤ型フリップフロップ回路１１３は、各々２入力１出力のＮＡＮＤ回路１１３ａ及びＮＡＮＤ１１３ｂを備えている。

ＮＡＮＤ回路１１３ａの一方の入力端とＮＡＮＤ回路１１３ｂの出力端とが接続されると共に、ＮＡＮＤ回路１１３ａの出力端とＮＡＮＤ回路１１３ｂの一方の入力端とが接続されている。ＮＡＮＤ回路１１３ａの他方の入力端は、インバータ１１１の出力端に接続されている。ＮＡＮＤ回路１１３ｂの他方の入力端には、イネーブル信号生成回路１９から第１のイネーブル信号PLS_RISE_ENが入力される。ＮＡＮＤ回路１１３ｂは、入力された各信号に応じた出力信号RISEを出力する。

ＮＯＲ回路１１２ａの出力端は、インバータ１１４の入力端に接続されている。インバータ１１４は、ＮＯＴ回路であって、ＮＯＲ回路１１２ａから出力された出力信号FALLBが入力されると、これを反転した反転信号FALLを出力する。すなわち、インバータ１１４により、出力信号FALLBの波形のＬレベルの部分がＨレベルに、Ｈレベルの部分がＬレベルに変換され出力される。

ＮＡＮＤ回路１１５は、２入力１出力の回路であって、ＮＡＮＤ回路１１５の一方の入力端には、インバータ１１４の出力端が接続され、インバータ１１４から出力信号FALLが入力される。また、ＮＡＮＤ回路１１５の他方の入力端には、ＮＡＮＤ型フリップフロップ回路１１３のＮＡＮＤ回路１１３ｂの出力端が接続され、ＮＡＮＤ回路１１３ｂから出力信号RISEが入力される。ＮＡＮＤ回路１１５は、入力された各信号に応じた内部パルスモニター信号PLSMONを出力する。

ＮＡＮＤ回路１１５の出力端は、モニター用ドライバ１２に接続され、内部パルスモニター信号PLSMONはモニター用ドライバ１２に入力される。内部パルスモニター信号PLSMONは、モニター用ドライバ１２、モニターパッド１３、プローブ針１４、プローブカード１５を介して、テスタコンパレータ１６に入力され、測定点MEASPで検出される。

なお、図示されるように、内部パルスモニター信号PLSMONは、モニター用ドライバ１２の出力インピーダンスRdr、プローブカード１５の配線抵抗Rpc、及び容量Cpc、テスタコンパレータ１６の測定点MEASPより上流側の負荷Ccにより遅延して測定点MEASPにおいては波形なまりが生じることとなるが、本実施の形態では、内部パルス波形変換回路１１の作用により波形なまりの影響を受けずに、内部パルス信号PLSの立ち上がりタイミングや立ち下がりタイミングを検出してパルス幅を検出するようにしている。

次に、本実施の形態に係る内部パルス信号PLSの立ち上がりタイミング及び立ち下がりタイミングの検出方法について具体的に説明する。

まず、立ち上がりタイミングを検出する場合について説明する。

図３（Ａ）は、立ち上がりタイミングを検出する場合における各信号の波形を示すタイミングチャートである。

ここでは、第２のイネーブル信号PLS_FALL_ENBを無効（Ｈ）にしておき、内部パルス信号PLSの波形によらずＮＯＲ型フリップフロップ回路１１２の出力信号FALLBがＬレベルで固定となるようにする。これにより、ＮＡＮＤ型フリップフロップ回路１１３の出力信号RISEによって内部パルスモニター信号PLSMONが制御されるようになる。

また、立ち上がりタイミングを検出する際には、内部パルス信号PLSが発生するより前に第１のイネーブル信号PLS_RISE_ENが有効にされる。

図３（Ａ）に示すように、第１のイネーブル信号PLS_RISE_ENを“L”から”H”へ遷移させ、その後、入力された内部パルス信号PLSが“H”になると、内部パルスモニター信号PLSMONは内部パルス信号PLSの立ち上がりを受けて、“L”から“H”へ遷移する。すなわち、内部パルスモニター信号PLSMONは、内部パルス信号PLSの立ち上がりのタイミングでLレベルからHレベルの方向に変化する。

また、その後、内部パルス信号PLSが“L”となっても内部パルスモニター信号PLSMONは“L”にならず、第１のイネーブル信号PLS_RISE_ENが“L”にならない限り、内部パルスモニター信号PLSMONは“H”レベルを維持する。

この内部パルスモニター信号PLSMONの遷移を受けて、モニター用ドライバ１２が“H”の信号を出力し、測定点MEASPでは、その波形は時定数τ=(Rdr+Rpc)*(Cpc+Cc)により遅延しつつ“H”レベルに遷移する。

テスタコンパレータ１６のタイミング検出部１６ａは、測定点MEASPに出力される信号と、予め定められた閾値VTHとを比較し、該信号の電圧値が閾値VTHとなったタイミング（以下、第１のタイミングと呼称）を検出する。

なお、本実施の形態では、第１のイネーブル信号PLS_RISE_ENが有効（Ｈレベル）で第２イネーブル信号PLS_FALL_ENBが無効な期間（以下、第１の期間）は、測定点MEASPにおける波形が上記予め定められた閾値VTHに到達する前に立ち下がらないように（内部パルスモニター信号PLSMONがHレベルに変化してから予め定められた時間以上Hレベルである状態が継続するように）、十分な長さとなるよう制御される。この長さは、ＩＣチップ２０において想定される最大の時定数τ、及び測定点MEASPにおける波形の振幅の想定されるばらつきの範囲における最小の電圧値を基準として定められる。

次に、立ち下がりタイミングを検出する場合について説明する。立ち下がりのタイミングの検出は、立ち上がりのタイミングの検出とは別に行うため、上記とは別に内部パルス信号PLSを発生させて検出する。

図３（Ｂ）は、立ち下がりタイミングを検出する場合における各信号の波形を示すタイミングチャートである。

ここでは、第１のイネーブル信号PLS_RISE_ENを無効（Ｌ）にしておき、内部パルス信号PLSの波形によらずＮＡＮＤ型フリップフロップ回路１１３の出力信号RISEがＨレベルで固定となるようにする。これにより、ＮＯＲ型フリップフロップ回路１１２の出力信号FALLBによって内部パルスモニター信号PLSMONが制御されるようになる。

また、立ち下がりタイミングを検出する際には、第２のイネーブル信号PLS_FALL_ENBは遅くとも内部パルス信号PLSが発生している間（立ち下がる前）に有効（Ｌ）にされる。

図３（Ｂ）に示すように、イネーブル信号生成回路１９は、テスト信号出力部１８のテスト信号Ａに従って、内部パルス信号PLSが“H”になっている期間に、第２のイネーブル信号PLS_FALL_ENBが“H”から“L”となるように制御する。

第２のイネーブル信号PLS_FALL_ENBを“H”から“L”へ遷移させ、その後、内部パルス信号PLSが“L”になると、内部パルスモニター信号PLSMONは内部パルス信号PLSの立ち下がりを受けて、“L”から“H”へ遷移する。すなわち、内部パルスモニター信号PLSMONは、内部パルス信号PLSの立ち下がりのタイミングでLレベルからHレベルの方向に変化する。

その後、第２のイネーブル信号PLS_FALL_ENBが“H”にならない限り、内部パルスモニター信号PLSMONは“H”レベルを維持する。

テスタコンパレータ１６のタイミング検出部１６ａは、測定点MEASPに出力される信号と、予め定められた閾値VTHとを比較し、該信号の電圧値が閾値VTHとなったタイミング（以下、第２のタイミングと呼称）を検出する。

なお、本実施の形態では、第１イネーブル信号PLS_RISE_ENが無効で第２のイネーブル信号PLS_FALL_ENBが有効な期間（以下、第２の期間）は、第１の期間と同様に、測定点MEASPに出力される波形が上記予め定められた閾値VTHに到達する前に立ち下がらないように（内部パルスモニター信号PLSMONがHレベルに変化してから予め定められた時間以上Hレベルである状態が継続するように）、十分な長さとなるよう制御される。

テスタ２２のパルス幅検出部１７は、予め定められた第１の基準タイミングから上記検出された第１のタイミングまでの時間と、予め定められた第２の基準タイミングから上記検出された第２のタイミングまでの時間と、の差分をＩＣチップ２０内部で発生した内部パルス信号PLSのパルス幅として検出する。

ここで、第１の基準タイミング及び第２の基準タイミングについて説明する。前述したように、ＩＣチップ本体１０は、テスタ２２のテスト信号出力部１８からテスト信号Ｂが入力されると、該テスト信号Ｂをトリガとして内部パルス信号PLSを発生させるが、ここでは、テスト信号ＢをＩＣチップ本体１０に入力するタイミング或いはテスト信号Ｂを入力してから予め定められた時間が経過したときのタイミングを内部パルス信号PLSを発生させる基準となる基準タイミングとしている。更に、立ち上がりタイミングを検出するときのパルス信号発生の基準となった基準タイミングと、立ち下がりタイミングを検出するときのパルス信号発生の基準となった基準タイミングとを区別するため、ここでは、立ち上がりタイミングを検出するときの基準タイミングを第１の基準タイミングと呼称し、立ち下がりタイミングを検出するときの基準タイミングを第２の基準タイミングと呼称している。

上述したように、内部パルス信号PLSの立ち上がりタイミングを検出する場合と、立ち下がりタイミングを検出する場合とでは、内部パルスモニター信号PLSMONが“L”から“H”へ変化するタイミングが異なるだけで、内部パルスモニター信号PLSMONが変化する方向は同じである。従って、例えば、図３に示すように、測定点MEASPで測定される波形の最大電圧値の63.2%の電圧値を判定ポイント(VTH)として立ち上がりタイミング及び立ち下がりタイミングの各々を個別に検出した場合、各々の基準タイミングからの時間の差分をとると、時定数τ=(Rdr+Rpc)*(Cpc+Cc)がキャンセルされ、時定数τに関わらず、内部パルス信号PLSのパルス幅を正確に検出することができる。

以上説明したように、本実施の形態によれば、トランジスタパラメータにより変動するモニター用ドライバ１２の出力インピーダンスRdrや、プローブカード１５の配線抵抗Rpc、容量Cpc、テスタコンパレータ１６の負荷Ccなどの値に関わらず、内部パルス信号PLSのパルス幅を、判定電圧ポイント（上記閾値VTH）を固定とした簡単な方法によって、正確に検出することが可能となる。

なお、上記実施の形態では、NOR型及びNAND型フリップフロップ回路を使用した内部パルス波形変換回路を使用したが、この回路に限定されるものではなく、内部パルス信号PLSの立ち上がりタイミングと立ち下がりタイミングを、それぞれ別々に且つ同相に（同じ方向に）変化する信号として出力できる回路であれば、どのような回路であっても構わない。同相で出力して時間差を取ることで、モニター用ドライバ１２の出力インピーダンス等の時定数による遅延値をキャンセルすることが可能となる。

図４に、内部パルス波形変換回路の変形例を示す。図４に示すように、ＩＣチップ２０には、上記内部パルス波形変換回路１１とは異なる構成の内部パルス波形変換回路５１が設けられている。内部パルス波形変換回路５１は、２つのインバータ５１１、５１２、遅延回路５１３、及び３つのＮＡＮＤ回路５１４、５１５、５１６を備えている。

インバータ５１１は、第２のイネーブル信号PLS_FALL_ENBが入力されると、これを反転して出力する。また、インバータ５１２は、内部パルス信号PLSが入力されると、これを反転して出力する。遅延回路５１３は、入力された内部パルス信号PLSの立ち下がりタイミングを予め定められた遅延時間だけ遅延し、遅延信号PLS_DLYを出力する。

ＮＡＮＤ回路５１４は、３入力１出力の回路であって、インバータ５１１、５１２、及び遅延回路５１３からの出力信号の各々が入力される。ＮＡＮＤ回路５１４は、入力された信号に応じて出力信号FALLを出力する。

また、ＮＡＮＤ回路５１５は、２入力１出力の回路であって、一方の入力端には遅延回路５１３で遅延された遅延信号PLS_DLYが入力されると共に、他方の入力端には第１のイネーブル信号PLS_RISE_ENが入力される。

ＮＡＮＤ回路５１６は、２入力１出力の回路であって、一方の入力端はＮＡＮＤ回路５１４の出力端に接続され、他方の入力端はＮＡＮＤ回路５１５の出力端に接続されている。ＮＡＮＤ回路５１６は、入力された各信号に応じた内部パルスモニター信号PLSMONを出力する。

ＮＡＮＤ回路５１６の出力端は、モニター用ドライバ１２に接続され、内部パルスモニター信号PLSMONはモニター用ドライバ１２に入力される。内部パルスモニター信号PLSMONは、モニター用ドライバ１２、モニターパッド１３、プローブ針１４、及びプローブカード１５を介して、テスタコンパレータ１６に入力され、測定点MEASPで検出される。

次に、この構成で内部パルス信号PLSの立ち上がりタイミング及び立ち下がりタイミングを検出する方法について具体的に説明する。

図５（Ａ）は、立ち上がりタイミングを検出する場合における各信号の波形を示すタイミングチャートである。

ここでは、第２のイネーブル信号PLS_FALL_ENBを無効（Ｈ）にしておき、内部パルス信号PLSの波形によらずＮＡＮＤ回路５１４の出力信号FALLがHレベルで固定となるようにする。これにより、ＮＡＮＤ回路５１５の出力信号RISEによって内部パルスモニター信号PLSMONが制御されるようになる。

また、立ち上がりタイミングを検出する場合には、内部パルス信号PLSが発生するより前に第１のイネーブル信号PLS_RISE_ENを有効（Ｈ）にする。

第１のイネーブル信号PLS_RISE_ENを“L”から”H”へ遷移させた後、図５（Ａ）に示すように、入力された内部パルス信号PLSが“H”になると、ＮＡＮＤ回路５１５の出力信号RISEは“L”になり、その結果、ＮＡＮＤ回路５１６の出力である内部パルスモニター信号PLSMONは“L”から“H”へ変化する。

また、その後、内部パルス信号PLSが“L”となっても遅延回路５１３により内部パルスモニター信号PLSMONはすぐにＬにはならず、上記予め定められた時間以上経過した後に“L”になる。すなわち、上記予め定められた時間だけ内部パルスモニター信号PLSMONは“H”レベルを維持する。

テスタコンパレータ１６のタイミング検出部１６ａは、測定点MEASPに出力される信号と、予め定められた閾値VTHとを比較し、該信号の電圧値が閾値VTHとなったタイミング（第１のタイミング）を検出する。

図５（Ｂ）は、立ち下がりタイミングを検出する場合における各信号の波形を示すタイミングチャートである。

ここでは、第１のイネーブル信号PLS_RISE_ENを無効（Ｌ）にしておき、内部パルス信号PLSの波形によらずＮＡＮＤ回路５１５の出力信号RISEがＨレベルで固定となるようにする。これにより、ＮＡＮＤ回路５１４の出力信号FALLによって内部パルスモニター信号PLSMONが制御されるようになる。

第２のイネーブル信号PLS_FALL_ENBを“H”から“L”へ遷移させ、その後、内部パルス信号PLSが“L”になると、内部パルスモニター信号PLSMONは内部パルス信号PLSの立ち下がりを受けて、“L”から“H”へ変化する。

その後、遅延信号PLS_DLYが立ち下がるまで内部パルスモニター信号PLSMONは“H”レベルを維持する。

テスタコンパレータ１６のタイミング検出部１６ａは、測定点MEASPに出力される信号と、予め定められた閾値VTHとを比較し、該信号の電圧値が閾値VTHとなったタイミング（第２のタイミング）を検出する。

なお、上記遅延回路５１３による遅延時間は、測定点MEASPにおける波形が上記予め定められた閾値VTHに到達する前に立ち下がらないように（内部パルスモニター信号PLSMONがHレベルに変化してから予め定められた時間以上Hレベルである状態が継続するように）、十分な長さとなるよう制御される。この長さは、ＩＣチップ２０において想定される最大の時定数τ、及び測定点MEASPにおける波形の振幅の想定されるばらつきの範囲における最小の電圧値を基準として定められる。

テスタ２２のパルス幅検出部１７は、前述した実施の形態と同様に、予め定められた第１の基準タイミングから上記検出された第１のタイミングまでの時間と、予め定められた第２の基準タイミングから上記検出された第２のタイミングまでの時間と、の差分をＩＣチップ２０内部で発生した内部パルス信号PLSのパルス幅として検出する。

この変形例においても、内部パルス信号PLSの立ち上がりタイミングを検出する場合と、立ち下がりタイミングを検出する場合とでは、内部パルスモニター信号PLSMONが“L”から“H”へ変化するタイミングが異なるだけで、内部パルスモニター信号PLSMONが変化する方向は同じである。従って、例えば、図５に示すように、測定点MEASPで測定される波形の最大電圧値の63.2%の電圧値を判定ポイント(VTH)として立ち上がりタイミング及び立ち下がりタイミングの各々を個別に検出した場合、各々の基準タイミングからの時間の差分をとると、時定数τ=(Rdr+Rpc)*(Cpc+Cc)がキャンセルされ、時定数τに関わらず、内部パルス信号PLSのパルス幅を正確に検出することができる。

なお、上記実施の形態及び変形例では、平均的なＩＣチップ２０の振幅の63.2％の判定ポイント（閾値VTH）で判定する例について説明したが、閾値VTHは出力波形が誤差なく判定できるものであればこれに限定されるものではなく、なおかつ、立ち上がりタイミング検出時と立ち下がりタイミング検出時で同じ閾値であればよい。

また、上記実施の形態及び変形例では、内部パルス信号PLSを、その発生時に“H”となる信号として説明したが、パルス発生時に“L”となるパルス信号であっても適用可能である。

また、上記実施の形態及び変形例では、内部パルス信号PLSの立ち上がりタイミング及び立ち下がりタイミングを示す内部パルスモニター信号PLSMONの変化の方向は、“L”から“H”へ変化する場合について説明したが、これに限定されず、逆方向に変化する内部パルスモニター信号PLSMONとしてもよい。例えば、図２におけるＮＡＮＤ回路１１５、及び図４におけるＮＡＮＤ回路５１６をＡＮＤ回路にしてもよいし、ＮＡＮＤ回路１１５及びＮＡＮＤ回路５１６の後段にインバータを入れてもよい。

また、上記実施の形態及び変形例では、ウェハ上の各ＩＣチップ２０に対するウェハテストにおいて内部パルス信号PLSのパルス幅を検出する例について説明したが、ＩＣチップ２０の各々をウェハから分離して組み立てた後に行う最終試験（選別テスト）においても、同様の方法でパルス幅を検出でき、同様の効果が得られる。

１０ＩＣチップ本体
１１、５１内部パルス波形変換回路
１２モニター用ドライバ
１３モニターパッド
１４プローブ針
１５プローブカード
１６ａタイミング検出部
１６テスタコンパレータ
１７パルス幅検出部
１８テスト信号出力部
１９イネーブル信号生成回路
２０ＩＣチップ
２２テスタ
５１内部パルス波形変換回路

Claims

内部でパルス信号を発生する半導体装置本体と、
外部に設けられた前記パルス信号のパルス幅を検出する検出装置に、所定の配線経路を介して接続されることで、該配線経路を介して前記半導体装置本体で発生された前記パルス信号に応じた信号を出力するための出力手段と、
前記半導体装置本体で発生したパルス信号、前記パルス信号が立ち上がるタイミングを検出するときに有効にされる第１のイネーブル信号、及び前記パルス信号が立ち下がるタイミングを検出するときに有効にされる第２のイネーブル信号が入力され、前記出力手段から出力する信号として、前記入力された第１のイネーブル信号が有効な期間において前記入力されたパルス信号が立ち上がるタイミングで予め定められた方向に変化し且つ該変化した後はその状態が前記配線経路の時定数に応じて定められる時間以上継続する第１の信号を生成すると共に、前記入力された第２のイネーブル信号が有効な期間において前記入力されたパルス信号が立ち下がるタイミングで前記予め定められた方向に変化し且つ該変化した後はその状態が前記配線経路の時定数に応じて定められる時間以上継続する第２の信号を生成する生成手段と、
を備えた半導体装置。
前記第１のイネーブル信号は、信号レベルがＨにされることにより有効となる信号であり、前記第２のイネーブル信号は、信号レベルがＬにされることにより有効となる信号であり、
前記生成手段は、
前記発生したパルス信号が入力される第１のＮＯＴ回路と、
第１のＮＡＮＤ回路及び第２のＮＡＮＤ回路を備え、前記第１のＮＡＮＤ回路の一方の入力端と前記第２のＮＡＮＤ回路の出力端とが接続され、前記第１のＮＡＮＤ回路の出力端と前記第２のＮＡＮＤ回路の一方の入力端とが接続され、前記第１のＮＡＮＤ回路の他方の入力端が前記第１のＮＯＴ回路の出力端に接続され、前記第２のＮＡＮＤ回路の他方の入力端に前記第１のイネーブル信号が入力されるＮＡＮＤ型フリップフロップ回路と、
第１のＮＯＲ回路及び第２のＮＯＲ回路を備え、前記第１のＮＯＲ回路の一方の入力端と前記第２のＮＯＲ回路の出力端とが接続され、前記第１のＮＯＲ回路の出力端と前記第２のＮＯＲ回路の一方の入力端とが接続され、前記第２のＮＯＲ回路の他方の入力端が前記第１のＮＯＴ回路の出力端に接続され、前記第１のＮＯＲ回路の他方の入力端に前記第２のイネーブル信号が入力されるＮＯＲ型フリップフロップ回路と、
入力端が前記ＮＯＲ型フリップフロップ回路の前記第１のＮＯＲ回路の出力端に接続された第２のＮＯＴ回路と、
一方の入力端が前記ＮＡＮＤ型フリップフロップ回路の前記第２のＮＡＮＤ回路の出力端に接続され、他方の入力端が前記第２のＮＯＴ回路の出力端に接続された第３のＮＡＮＤ回路と、
を備え、前記第２のイネーブル信号が無効とされ前記第１のイネーブル信号が前記配線経路の時定数に応じて定められる時間以上有効とされた期間に、前記入力されたパルス信号が立ち上がるタイミングでＬからＨに変化し且つ該変化した後はその状態が前記第１のイネーブル信号が有効な期間継続する前記第１の信号を生成して前記第３のＮＡＮＤ回路の出力端から出力し、前記第１のイネーブル信号が無効とされ前記第２のイネーブル信号が前記配線経路の時定数に応じて定められる時間以上有効とされた期間に、前記入力されたパルス信号が立ち下がるタイミングでＬからＨに変化し且つ該変化した後はその状態が前記第２のイネーブル信号が有効な期間継続する前記第２の信号を生成して前記第３のＮＡＮＤ回路の出力端から出力する
請求項１に記載の半導体装置。
前記第１のイネーブル信号は、信号レベルがＨにされることにより有効となる信号であり、前記第２のイネーブル信号は、信号レベルがＬにされることにより有効となる信号であり、
前記発生したパルス信号が入力され、入力されたパルス信号の立ち下がりのタイミングを予め定められた遅延時間だけ遅延した遅延信号を出力する遅延回路と、
一方の入力端には前記遅延回路で遅延された遅延信号が入力されると共に、他方の入力端には前記第１のイネーブル信号が入力される第１のＮＡＮＤ回路と、
前記第２のイネーブル信号が入力される第１のＮＯＴ回路と、
前記発生したパルス信号が入力される第２のＮＯＴ回路と、
第１の入力端は前記第１のＮＯＴ回路の出力端に接続され、第２の入力端は、前記第２のＮＯＴ回路に接続され、第３の入力端には前記遅延回路で遅延された遅延信号が入力される第２のＮＡＮＤ回路と、
一方の入力端には前記第１のＮＡＮＤ回路の出力端が接続され、他方の入力端には前記第２のＮＡＮＤ回路の出力端が接続された第３のＮＡＮＤ回路と、
を備え、前記第２のイネーブル信号が無効とされ前記第１のイネーブル信号が前記配線経路の時定数に応じて定められる時間以上有効とされた期間に、前記入力されたパルス信号が立ち上がるタイミングでＬからＨに変化し且つ該変化した後はその状態が前記第１のイネーブル信号が有効な期間継続する前記第１の信号を生成して前記第３のＮＡＮＤ回路の出力端から出力し、前記第１のイネーブル信号が無効とされ前記第２のイネーブル信号が前記配線経路の時定数に応じて定められる時間以上有効とされた期間に、前記入力されたパルス信号が立ち下がるタイミングでＬからＨに変化し且つ該変化した後はその状態が前記第２のイネーブル信号が有効な期間継続する前記第２の信号を生成して前記第３のＮＡＮＤ回路の出力端から出力する
請求項１に記載の半導体装置。
内部でパルス信号を発生する半導体装置本体と、外部に所定の配線経路が接続されることで該配線経路を介して、前記半導体装置本体で発生された前記パルス信号に応じた信号を出力するための出力手段と、前記半導体装置本体で発生したパルス信号、前記パルス信号が立ち上がるタイミングを検出するときに有効にされる第１のイネーブル信号、及び前記パルス信号が立ち下がるタイミングを検出するときに有効にされる第２のイネーブル信号が入力され、前記出力手段から出力する信号として、前記入力された第１のイネーブル信号が有効な第１の期間において前記入力されたパルス信号が立ち上がるタイミングで予め定められた方向に変化し且つ該変化した後はその状態が前記配線経路の時定数に応じて定められる時間以上継続する第１の信号を生成すると共に、前記入力された第２のイネーブル信号が有効な第２の期間において前記入力されたパルス信号が立ち下がるタイミングで前記予め定められた方向に変化し且つ該変化した後はその状態が前記配線経路の時定数に応じて定められる時間以上継続する第２の信号を生成する生成手段と、を備えた半導体装置を、該半導体装置の外部に設けられて前記パルス信号のパルス幅を検出する検出装置に、前記配線経路を介して接続し、
前記検出装置から前記半導体装置に、前記第１のイネーブル信号が有効な前記第１の期間に前記パルス信号を発生させる第１の基準信号を入力すると共に、前記第２のイネーブル信号が有効な前記第２の期間に前記パルス信号を発生させる第２の基準信号を入力し、
前記検出装置が、前記第１の基準信号が入力されることで前記半導体装置から前記配線経路を介して出力された前記第１の信号と予め定められた閾値とを比較することにより前記第１の信号が前記予め定められた方向に変化した第１のタイミングを検出すると共に、前記第２の基準信号が入力されることで前記半導体装置から前記配線経路を介して出力された前記第２の信号と前記予め定められた閾値とを比較することにより前記第２の信号が前記予め定められた方向に変化した第２のタイミングを検出し、
前記第１の基準信号を基準とした第１の基準タイミングから前記第１のタイミングまでの時間と、前記第２の基準信号を基準とした第２の基準タイミングから前記第２のタイミングまでの時間と、の差分を前記半導体装置本体で発生したパルス信号のパルス幅として検出するパルス幅検出方法。