JP2012185055A - 評価試験装置および評価試験方法 - Google Patents

Abstract

【課題】時間的に連続した負荷を被試験体に印加して、被試験体の試験を行うことを可能とする、評価試験装置および評価試験方法を提供する。
【解決手段】評価試験装置は、複数の外付端子を有するデバイス（被試験体）の前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第１のバッファアンプを備えている。また、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第２のバッファアンプを備えている。さらに、前記複数の第１のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第２のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段を備えている。
【選択図】 図１

Description

本発明は、被試験体を評価試験するための、評価試験装置および評価試験方法に関する。

近年、半導体デバイスやプリント回路板などの内部状態（オープン或いはショート状態）を評価試験する装置が種々提案されている（例えば、特許文献１参照。）。

上述した特許文献１「オープン・ショート試験装置」には、以下の記載がなされている。

すなわち、このオープン・ショート試験装置は、まず、試験信号を発生させる。次に、この試験信号を、時間差のある複数の試験信号に変換し、これら複数の試験信号を、被試験体（半導体デバイス、プリント回路板、など）に備えられている複数の外付端子に順次出力する。そして、その時の外付端子の状態を試験結果として検出する。この試験結果として検出された外付端子の状態により、被試験体の内部のオープン或いはショート状態を検出できるようになる、としている。

特開２００６−３１７３６９号公報（第２〜１３頁、図１〜６）

上述した特許文献１に記載のオープン・ショート試験装置では、時間差のある複数の試験信号を被試験体の外付端子にそれぞれ出力し、その時の外付端子の状態を試験結果として検出するようにしている。そのため、試験信号を出力していない時には、被試験体には負荷が加わってはおらず、試験信号を出力していない時の試験結果を得ることができないようになっている。すなわち、このオープン・ショート試験装置では、時間的に連続した負荷印加を行う試験を行うことができない、という課題を有している。

本発明は上述した課題を解決するためになされたものである。従って、本発明の目的は、時間的に連続した負荷を被試験体に印加して、被試験体の試験を行うことを可能とする、評価試験装置および評価試験方法を提供することにある。

本発明の評価試験装置は、複数の外付端子を有するデバイス（被試験体）の前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第１のバッファアンプを備えている。また、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第２のバッファアンプを備えている。さらに、前記複数の第１のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第２のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段を備えている。

本発明の評価試験方法は、複数の外付端子を有するデバイスの前記複数の外付端子それぞれに、試験負荷信号を印加する。そして、前記複数の外付端子の負荷状態をそれぞれ測定し、前記測定した負荷状態を測定結果信号として順次出力する、ようにしている。

本発明によれば、時間的に連続した負荷を被試験体に印加して、被試験体の試験を行うことが可能となる。

本発明の評価試験装置の第１の実施形態を示すブロック図である。 本実施形態の動作を説明するタイミングチャートである。 本発明の評価試験装置の第２の実施形態を示すブロック図である。 本発明の第２の実施形態の動作を説明するタイミングチャートである。 本発明の評価試験装置の第３の実施形態を示すブロック図である。

次に、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の評価試験装置の第１の実施形態を示すブロック図である。

図１に示す評価試験装置１００は、被試験体１と接続されるよう構成されている。

被試験体１は、評価試験装置１００による評価試験を受けるデバイスであり、複数の外付端子２（２ａ、２ｂ、２ｃ、２ｄ）を有している。外付端子２には、評価試験装置１００から試験負荷信号７（７ａ、７ｂ、７ｃ、７ｄ）が印加されるようになっている。なお、図１に示した被試験体１の外付端子２の数（４個）は、あくまでも例示であり、この数より少なくてもよいし、或いは、多くてもよい。被試験体１の例としては、ダイオードや集積回路などの単一半導体デバイスや、単体のプリント回路板、或いは、マザーボードとして使用されるプリント回路板などを挙げることができるが、これらに限定されるものではない。

評価試験装置１００は、負荷バッファアンプ３（３ａ、３ｂ、３ｃ、３ｄ）、負荷バッファイネーブル制御部１３（１３ａ、１３ｂ、１３ｃ、１３ｄ）、試験信号発生器１０を含んでいる。また、測定用バッファアンプ５（５ａ、５ｂ、５ｃ、５ｄ）、測定用バッファイネーブル制御部１５（１５ａ、１５ｂ、１５ｃ、１５ｄ）、遅延回路２０を含んでいる。さらに、加算器２１、ＡＤ（Analogue to Digital：エーディー）変換器２２を含んでいる。またさらに、制御部２３、レジスタ２４、タイマー２５、メモリコントローラ２６、メモリ２７を含んでいる。

試験信号発生器１０は、制御部２３の制御により被試験体１に印加するための試験信号を発生させる。そして、その試験信号は、各負荷バッファアンプ３を介して、被試験体１の各外付端子２に試験負荷信号７（７ａ、７ｂ、７ｃ、７ｄ）として印加される。また、各負荷バッファイネーブル制御部１３は、制御部２３の制御により、各負荷バッファアンプ３のイネーブル状態を制御する。

各測定用バッファアンプ５は、被試験体１の各外付端子２に接続するよう構成されている。そして、被試験体１の各外付端子２から出力される負荷状態を、各外付端子２に対応して設けられている測定用バッファアンプ５で測定する。遅延回路２０は、制御部２３の制御により、各測定用バッファイネーブル制御部１５に対して順次バッファイネーブル信号を遅延させるようにして発生する。また、各測定用バッファイネーブル制御部１５は、遅延回路２０からのバッファイネーブル信号を受信した際に、各測定用バッファアンプ５をイネーブル状態とするイネーブル信号８（８ａ、８ｂ、８ｃ、８ｄ）を出力する。すなわち、各測定用バッファアンプ５は、遅延回路２０からの時間差を持ったバッファイネーブル信号により、順次、被試験体１の各外付端子２から出力される負荷状態を測定するよう動作する。そして、測定した測定結果信号９（９ａ、９ｂ、９ｃ、９ｄ）を加算器２１に対し順次送出する。

加算器２１は、各測定用バッファアンプ５から時間差を持って出力される測定結果信号９を加算し、ＡＤ変換器２２に送出する。ＡＤ変換器２２は、加算器２１から送出された測定結果信号９を加算した加算信号をＡＤ変換し、制御部２３に送出する。なお、ＡＤ変換器２２は遅延回路２０と接続されており、遅延回路２０が送出しているバッファイネーブル信号を受信するよう構成されている。従って、ＡＤ変換器２２が、測定結果信号９を加算した加算信号をＡＤ変換するタイミングは、遅延回路２０からのバッファイネーブル信号を受信したタイミングで行う。このタイミングは、各測定用バッファイネーブル制御部１５が、各測定用バッファアンプ５に対してイネーブル信号８を出力したタイミングと一致している。従って、イネーブル信号８を受信した各測定用バッファアンプ５が測定結果信号９を送出するタイミングと一致するようになっている。

制御部２３は、評価試験装置１００の全体の動作制御を行い、特に、上述したように、試験信号発生器１０、負荷バッファイネーブル制御部１３、遅延回路２０の動作制御を行う。また、レジスタ２４、タイマー２５、メモリコントローラ２６およびメモリ２７を接続し、これらの機器の制御も行う。

レジスタ２４は、評価試験装置１００が被試験体１の評価試験を行い、被試験体１の異常状態、すなわち、被試験体１の内部状態がショート（短絡）している状態、を検出した場合、その状態および検出日時などを記憶する。タイマー２５は、年月日と時刻の日時データを発生させる。メモリコントローラ２６は、メモリ２７へのデータの書き込み、読み出しの制御を行う。メモリ２７は、制御部２３が生成したデータを記憶すると共に、該データの読み出しを行わせる。特に、メモリ２７は、評価試験装置１００が検出した被試験体１の状態データを時系列データとして記憶するようになっている。

次に、図２を参照して、本実施形態の動作について説明する。

図２は、本実施形態の動作を説明するタイミングチャートである。なお、以降の説明において、図１に示した評価試験装置１００の構成要素の内の、遅延回路２０、加算器２１、ＡＤ変換器２２、制御部２３、レジスタ２４、タイマー２５、メモリコントローラ２６、メモリ２７をまとめて、制御手段、とも称するものとする。

図１の評価試験装置１００と被試験体１が接続され、評価試験が開始されると、試験信号発生器１０は、制御部２３の制御により、設定された試験信号を発生させ、負荷バッファアンプ３（３ａ〜３ｄ）へ出力する。同時に、制御部２３は、負荷バッファイネーブル制御部１３（１３ａ〜１３ｄ）に対し、負荷バッファアンプ３の全てをイネーブルする信号を出力する。このことにより、負荷バッファアンプ３（３ａ〜３ｄ）は全てイネーブル状態となり、試験信号発生器１０から入力した試験信号を、試験負荷信号７（７ａ〜７ｄ）として被試験体１の外付端子２（２ａ〜２ｄ）に印加する。この試験負荷信号７の状態を図２（ａ）に示す。すなわち、負荷バッファアンプ３（３ａ〜３ｄ）は、時間的に連続した試験負荷信号７を被試験体１に印加するようになっている。

同時に、評価試験装置１００の制御部２３は、遅延回路２０に対し、測定用バッファイネーブル制御部１５（１５ａ〜１５ｄ）に順次、バッファイネーブル信号を遅延させながら発生させるよう制御する。これにより、測定用バッファイネーブル制御部１５（１５ａ〜１５ｄ）は、測定用バッファアンプ５（５ａ〜５ｄ）を、順次イネーブル状態とするイネーブル信号８（８ａ〜８ｄ）を出力する。イネーブル信号８は、それぞれ所定の時間幅を持つタイミング信号である。このイネーブル信号８の状態を図２（ｂ）に示す。このことにより、測定用バッファアンプ５（５ａ〜５ｄ）の各々は、対応するイネーブル信号８（８ａ〜８ｄ）が立ち上がっている期間だけ、対応する外付端子２に現れる負荷状態を測定し、その測定結果信号９（９ａ〜９ｄ）を加算器２１に送出することができる。

なお、被試験体１の或る外付端子２に対応する負荷状態が所定の範囲を超えている場合、制御部２３は当該外付端子２に対応する負荷バッファアンプ３に対する試験負荷信号７だけを立ち下げ、当該負荷バッファアンプ３からの試験負荷信号７の出力を停止させることが望ましい。これは、被試験体１の内部に、設計範囲外の負荷状態を生じさせるショート（短絡）状態などの不具合が存在する可能性があるからである。

以上、図２を参照して、本実施形態の動作について説明した。

以上説明したように、本実施形態の評価試験装置１００は、複数の外付端子２を有するデバイス（すなわち、被試験体１）の評価試験を行うことができる。すなわち、本実施形態の評価試験装置１００は、複数の外付端子を有するデバイス（被試験体１）の前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第１のバッファアンプ（負荷バッファアンプ３）を備えている。また、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第２のバッファアンプ（測定用バッファアンプ５）を備えている。さらに、前記複数の第１のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第２のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段を備えている。

従って、本実施形態の評価試験装置１００によれば、時間的に連続した負荷を被試験体１に印加して、被試験体１の試験を行うことが可能となる。

なお、図１に示した評価試験装置１００が、被試験体１の評価試験を行う方法としては以下の２種類の方法が有る。

すなわち、電圧印加電流測定（ＳＶＭＩ：Source Voltage / Measure Current）と、電流印加電圧測定（ＳＩＭＶ：Source Current / Measure Voltage）の２種類の方法である。

以下、電圧印加電流測定（ＳＶＭＩ）を適用した具体例を第２の実施形態として示し、電流印加電圧測定（ＳＩＭＶ）を適用した具体例を第３の実施形態として示すものとする。
［第２の実施形態］
以下、図１に示した第１の実施形態に、電圧印加電流測定（ＳＶＭＩ）を適用した具体例を、本発明による第２の実施形態として説明する。

図３は、本発明の評価試験装置の第２の実施形態を示すブロック図である。図３においては、評価試験装置１００−１が、被試験体１の外付端子２に電圧を印加するようになっている点だけが、図１の評価試験装置１００と異なっている。従って、図３において、図１の構成要素に対応するものは同一の参照数字または符号を付し、その説明を極力省略するものとする。

図３に示す評価試験装置１００−１は、図１と同様に、被試験体１と接続されるよう構成されている。

被試験体１は、評価試験装置１００−１による評価試験を受けるデバイスであり、複数の外付端子２（２ａ、２ｂ、２ｃ、２ｄ）を有している。なお、図３における被試験体１は、その内部回路として、等価的にダイオード３０を組み込んだデバイスを、一例として示すものである。

評価試験装置１００−１は、第１の実施形態と同様に、負荷バッファアンプ３（３ａ、３ｂ、３ｃ、３ｄ）、負荷バッファイネーブル制御部１３（１３ａ、１３ｂ、１３ｃ、１３ｄ）、試験信号発生器１０を含んでいる。また、測定用バッファアンプ５（５ａ、５ｂ、５ｃ、５ｄ）、測定用バッファイネーブル制御部１５（１５ａ、１５ｂ、１５ｃ、１５ｄ）、遅延回路２０を含んでいる。さらに、加算器２１、ＡＤ変換器２２を含んでいる。またさらに、制御部２３、レジスタ２４、タイマー２５、メモリコントローラ２６、メモリ２７を含んでいる。上述した各構成要素の機能は、第１の実施形態と同様であるため、各機能に関する説明は省略するものとし、第２の実施形態に特有の点について、以下に説明するものとする。

図３に示すように、電圧印加電流測定（ＳＶＭＩ）を適用した評価試験装置１００−１は、負荷バッファアンプ３（３ａ、３ｂ、３ｃ、３ｄ）の出力側に、抵抗器Ｒ（Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ）を有している。そして、抵抗器Ｒを介して、被試験体１の外付端子２（２ａ、２ｂ、２ｃ、２ｄ）に試験負荷信号７（７ａ、７ｂ、７ｃ、７ｄ）を印加するようになっている。

そして、測定用バッファアンプ５（５ａ、５ｂ、５ｃ、５ｄ）は、抵抗器Ｒ（Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ）の各々両端の電位差を検出することで、被試験体１の外付端子２の負荷状態としての電流を測定するようになっている。

また、図３の被試験体１の外付端子２はそれぞれダイオード３０を介して接地されている。ここで、各外付端子２にハイレベルの電圧が印加されると、対応するダイオード３０は逆バイアス状態となるため、ショート（短絡）がない限り、当該外付端子２に流れる電流は極めて小さいものとなる。

例えば、負荷バッファアンプ３ａから負荷電圧Ｖａが出力され、抵抗器Ｒａを介して、被試験体１の外付端子２ａに印加されたとする。この時、被試験体１の外付端子２ａに流れる電流Ｉａは、抵抗器Ｒａの両端に生じる電圧に比例するため、測定用バッファアンプ５ａにより測定することができる。例として、負荷電圧Ｖａ＝０．８Ｖ、抵抗器Ｒａの抵抗値＝１ＫΩであるものとする。ここで、被試験体１の外付端子２ａに対応するダイオード３０或いはその配線に導通が無いハイインピーダンス状態である場合、すなわち、ショート状態で無い場合、Ｉａ＝約０ｍＡとなる。逆に、被試験体１の外付端子２ａに対応するダイオード３０或いはその配線に導通が有るローインピーダンス状態である場合、すなわち、ショート状態である場合、Ｉａ＝０．８ｍＡとなる。従って、この電流値を測定して判定することにより、ショート状態の有無の検出が可能となる。

次に、図４を参照して、本実施形態の動作について説明する。

図４は、本発明の第２の実施形態の動作を説明するタイミングチャートである。

なお、以降の説明において、図３に示した評価試験装置１００−１の構成要素の内の、遅延回路２０、加算器２１、ＡＤ変換器２２、制御部２３、レジスタ２４、タイマー２５、メモリコントローラ２６、メモリ２７をまとめて、制御手段、とも称するものとする。

図３において、評価試験装置１００−１により被試験体１の評価試験を実施する場合、被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄに、それぞれ、評価試験装置１００−１の負荷バッファアンプ３ａ、３ｂ、３ｃ、３ｄの出力側を接続する。

このような接続状態で、評価試験が開始されると、制御部２３は、評価試験装置１００−１内の各種制御を開始する。まず、制御部２３は、試験信号発生器１０に試験電圧値を設定する。そして、レジスタ２４を初期化する。レジスタ２４を初期化することにより、レジスタ２４が有するショート検出フラグとショート検出日時がリセットされる。また、制御部２３は、タイマー２５から評価試験の開始日時を取得し、レジスタ２４内に記憶させる。

次に、制御部２３は、レジスタ２４内のショート検出フラグがリセットされていることを確認し、試験信号発生器１０に、設定された試験信号を発生させ、負荷バッファアンプ３（３ａ〜３ｄ）へ出力させる。同時に、制御部２３は、負荷バッファイネーブル制御部１３（１３ａ〜１３ｄ）に対し、負荷バッファアンプ３の全てをイネーブルする信号を出力する。このことにより、負荷バッファアンプ３（３ａ〜３ｄ）は全てイネーブル状態となる。そして、負荷バッファアンプ３（３ａ〜３ｄ）は、試験信号発生器１０から入力した試験信号を、試験負荷信号７（７ａ〜７ｄ）として被試験体１の外付端子２（２ａ〜２ｄ）に印加する。この試験負荷信号７（電圧Ｖ）の状態を図４（ａ）の下段に示す。すなわち、負荷バッファアンプ３（３ａ〜３ｄ）は、時間的に連続した試験負荷信号７を被試験体１に印加するようになっている。

同時に、評価試験装置１００−１の制御部２３は、遅延回路２０に対し、測定用バッファイネーブル制御部１５（１５ａ〜１５ｄ）に順次、バッファイネーブル信号を遅延させながら発生させるよう制御する。これにより、測定用バッファイネーブル制御部１５（１５ａ〜１５ｄ）は、測定用バッファアンプ５（５ａ〜５ｄ）を、順次イネーブル状態とするイネーブル信号８（８ａ〜８ｄ）を出力する。イネーブル信号８は、それぞれ所定の時間幅を持つタイミング信号である。このイネーブル信号８の状態を図４（ａ）の上段に示す。このことにより、測定用バッファアンプ５（５ａ〜５ｄ）の各々は、対応するイネーブル信号８（８ａ〜８ｄ）が立ち上がっている期間だけ、対応する外付端子２に現れる負荷状態を測定し、その測定結果信号９（９ａ〜９ｄ）を加算器２１に送出することができる。この測定結果信号９の状態を図４（ａ）の中段に示す。図４（ａ）は、被試験体１の内部にショート状態が無い場合を示すものであるため、被試験体１の外付端子２は何れもハイインピーダンス状態であるから、測定結果信号９（電流Ｉ）は何れもほとんど０に近い値となっている。

測定結果信号９は、順次加算器２１に出力され、ＡＤ変換器２２によってディジタル値に変換され、制御部２３へ出力される。制御部２３は、こうして得られた測定結果信号９を順次入力し、所定の閾値と順次比較し判定する。そして、その判定結果をタイマー２５からの日時データと共に、時系列データとしてメモリ２７に記憶させる。ここでは、被試験体１の内部はショート状態で無いため、レジスタ２４内のショート検出フラグはリセットされたままである。

次に、図４（ｂ）を参照して、測定結果信号９が所定の閾値を超えている場合について説明する。

図４（ｂ）の時間ｔ１において、測定結果信号９ａとして所定の閾値を超えた値が現れている。すなわち、時間ｔ１で制御部２３に入力された測定結果信号９ａは所定の閾値を超えた値となっている。そこで、制御部２３は、レジスタ２４内の測定結果信号９ａに対応するショート検出フラグをセットする。そして、測定結果信号９ａに対応する負荷バッファイネーブル制御部１３ａに対しアンイネーブル信号を出力し、負荷バッファアンプ３ａからの試験負荷信号７ａ（電圧Ｖａ）の出力を停止する。この状態を、図４（ｂ）下段の試験負荷信号７ａとして示している。なお、他の測定結果信号９が所定の閾値を超えた場合も同様である。

以上、図４を参照して、本実施形態の動作について説明した。

以上説明したように、本実施形態の評価試験装置１００−１は、複数の外付端子２を有するデバイス（すなわち、被試験体１）の評価試験を行うことができる。すなわち、本実施形態の評価試験装置１００−１は、複数の外付端子を有するデバイス（被試験体１）の前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第１のバッファアンプ（負荷バッファアンプ３）を備えている。また、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第２のバッファアンプ（測定用バッファアンプ５）を備えている。さらに、前記複数の第１のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第２のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段を備えている。

また、前記制御手段は、ある測定結果信号が所定の閾値を超えているか否かの判定結果を検出日時と共に時系列データとして記憶する、ようになっている。

さらに、前記制御手段は、ある測定結果信号が所定の閾値を超えている場合には、当該測定結果信号に対応するデバイスの外付端子への試験負荷信号の出力を停止するように前記第１のバッファアンプを制御する、ようになっている。

またさらに、本実施形態の評価試験装置１００−１は、デバイスの外付端子に電圧を印加し、前記測定結果信号として電流を測定する、ようにしている。

従って、本実施形態の評価試験装置１００−１によれば、時間的に連続した負荷を被試験体１に印加して、被試験体１の試験を行うことが可能となる。

また、デバイスの評価試験開始時間や終了時間およびその間のデバイスのオープン或いはショート状態を後に検証することが可能となる。

さらに、デバイス内に生じたショート状態の回路には試験負荷信号を負荷せず、当該回路を保護することが可能となる。
[第３の実施形態]
次に、図１に示した第１の実施形態に、電流印加電圧測定（ＳＩＭＶ）を適用した具体例を、本発明による第３の実施形態として説明する。

図５は、本発明の評価試験装置の第３の実施形態を示すブロック図である。図５においては、評価試験装置１００−２が、被試験体１の外付端子２に電流を印加するようになっている点だけが、図１の評価試験装置１００と異なっている。従って、図５において、図１の構成要素に対応するものは同一の参照数字または符号を付し、その説明を極力省略するものとする。

図５に示す評価試験装置１００−２は、図１と同様に、被試験体１と接続されるよう構成されている。

被試験体１は、評価試験装置１００−２による評価試験を受けるデバイスであり、複数の外付端子２（２ａ、２ｂ、２ｃ、２ｄ）を有している。なお、図５における被試験体１は、その内部回路として、等価的にダイオード３０を組み込んだデバイスを、一例として示すものである。

評価試験装置１００−２は、第１の実施形態と同様に、負荷バッファアンプ３（３ａ、３ｂ、３ｃ、３ｄ）、負荷バッファイネーブル制御部１３（１３ａ、１３ｂ、１３ｃ、１３ｄ）、試験信号発生器１０を含んでいる。また、測定用バッファアンプ５（５ａ、５ｂ、５ｃ、５ｄ）、測定用バッファイネーブル制御部１５（１５ａ、１５ｂ、１５ｃ、１５ｄ）、遅延回路２０を含んでいる。さらに、加算器２１、ＡＤ変換器２２を含んでいる。またさらに、制御部２３、レジスタ２４、タイマー２５、メモリコントローラ２６、メモリ２７を含んでいる。上述した各構成要素の機能は、第１の実施形態と同様であるため、各機能に関する説明は省略するものとし、第３の実施形態に特有の点について、以下に説明するものとする。

図５に示すように、電流印加電圧測定（ＳＩＭＶ）を適用した評価試験装置１００−２は、負荷バッファアンプ３（３ａ、３ｂ、３ｃ、３ｄ）の出力側に、被試験体１の外付端子２（２ａ、２ｂ、２ｃ、２ｄ）を接続している。そして、被試験体１の外付端子２に試験負荷信号７（７ａ、７ｂ、７ｃ、７ｄ）を印加するようになっている。ここで、試験負荷信号７は電流（Ｉ）である。

そして、測定用バッファアンプ５（５ａ、５ｂ、５ｃ、５ｄ）は、被試験体１の外付端子２（２ａ、２ｂ、２ｃ、２ｄ）の電圧を検出することで、被試験体１の外付端子２の負荷状態としての電圧を測定するようになっている。

また、図５の被試験体１の外付端子２はそれぞれダイオード３０を介して接地されている。ここで、各外付端子２に電流が印加されると、対応するダイオード３０は逆バイアス状態となるため、ショート（短絡）がない限り、当該外付端子２の電圧は、負荷バッファアンプ３（３ａ〜３ｄ）が出力する電圧と同程度となる。

例えば、負荷バッファアンプ３ａから負荷電流Ｉａが出力され、被試験体１の外付端子２ａに印加されたとする。この時、被試験体１の外付端子２ａに流れる電流Ｉａは、極めて小さい。すなわち、測定用バッファアンプ５ａが測定する電圧値は、負荷バッファアンプ３ａの出力電圧と同程度となる。つまり、被試験体１の外付端子２ａに対応するダイオード３０或いはその配線に導通が無いハイインピーダンス状態である場合（ショート状態で無い場合）、外付端子２ａの電圧値は、負荷バッファアンプ３ａの電圧値と同程度となる。逆に、被試験体１の外付端子２ａに対応するダイオード３０或いはその配線に導通が有るローインピーダンス状態である場合（ショート状態である場合）、Ｉａ＝０．１ｍＡとすると、外付端子２ａには多大な電流が流れ、その結果、外付端子２ａの電圧値は約０Ｖとなる。従って、この電圧値を測定して判定することにより、ショート状態の有無の検出が可能となる。

なお、第３の実施形態の動作は、第２の実施形態と以下の点でのみ異なるものである。

すなわち、被試験体１の外付端子２には、試験負荷信号７として電流（Ｉ）が印加される。そして、測定用バッファアンプ５は、外付端子２の電圧（Ｖ）を検出し、当該電圧値を測定結果信号９として制御手段に出力する、点でのみ異なっている。従って、第３の実施形態の動作に関するこれ以上の説明は省略するものとする。

以上説明したように、本実施形態の評価試験装置１００−２は、複数の外付端子２を有するデバイス（すなわち、被試験体１）の評価試験を行うことができる。すなわち、本実施形態の評価試験装置１００−２は、複数の外付端子を有するデバイス（被試験体１）の前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第１のバッファアンプ（負荷バッファアンプ３）を備えている。また、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第２のバッファアンプ（測定用バッファアンプ５）を備えている。さらに、前記複数の第１のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第２のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段を備えている。

また、前記制御手段は、ある測定結果信号が所定の閾値を超えているか否かの判定結果を検出日時と共に時系列データとして記憶する、ようになっている。

さらに、前記制御手段は、ある測定結果信号が所定の閾値を超えている場合には、当該測定結果信号に対応するデバイスの外付端子への試験負荷信号の出力を停止するように前記第１のバッファアンプを制御する、ようになっている。

またさらに、本実施形態の評価試験装置１００−２は、デバイスの外付端子に電流を印加し、前記測定結果信号として電圧を測定する、ようにしている。

従って、本実施形態の評価試験装置１００−２によれば、時間的に連続した負荷を被試験体１に印加して、被試験体１の試験を行うことが可能となる。

また、デバイスの評価試験開始時間や終了時間およびその間のデバイスのオープン或いはショート状態を後に検証することが可能となる。

さらに、デバイス内に生じたショート状態の回路には試験負荷信号を負荷せず、当該回路を保護することが可能となる。

なお、本発明の第２の実施形態では、電圧印加電流測定（ＳＶＭＩ）を適用し、第３の実施形態では、電流印加電圧測定（ＳＩＭＶ）を適用したものとなっている。

従って、本発明の評価試験装置は、評価試験の方法として、電圧印加電流測定（ＳＶＭＩ）或いは電流印加電圧測定（ＳＩＭＶ）の何れでも選択できる、という利便性を有している。

１ 被試験体
２ 外付端子
３ 負荷バッファアンプ
５ 測定用バッファアンプ
７ 試験負荷信号
８ イネーブル信号
９ 測定結果信号
１０ 試験信号発生器
１３ 負荷バッファイネーブル制御部
１５ 測定用バッファイネーブル制御部
２０ 遅延回路
２１ 加算器
２２ ＡＤ変換器
２３ 制御部
２４ レジスタ
２５ タイマー
２６ メモリコントローラ
２７ メモリ
３０ ダイオード
１００ 評価試験装置
１００−１ 評価試験装置
１００−２ 評価試験装置

Claims (10)

1. 複数の外付端子を有するデバイスの前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第１のバッファアンプと、
   前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第２のバッファアンプと、
   前記複数の第１のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第２のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段と、
   を備えることを特徴とする評価試験装置。
2. 前記制御手段は、ある測定結果信号が所定の閾値を超えているか否かの判定結果を検出日時と共に時系列データとして記憶する、
   ことを特徴とする請求項１に記載の評価試験装置。
3. 前記制御手段は、ある測定結果信号が所定の閾値を超えている場合には、当該測定結果信号に対応するデバイスの外付端子への試験負荷信号の出力を停止するように前記第１のバッファアンプを制御する、
   ことを特徴とする請求項１或いは請求項２の何れかに記載の評価試験装置。
4. 前記デバイスの前記外付端子に電圧を印加し、前記測定結果信号として電流を測定する、ことを特徴とする請求項１から請求項３の何れかに記載の評価試験装置。
5. 前記デバイスの前記外付端子に電流を印加し、前記測定結果信号として電圧を測定する、ことを特徴とする請求項１から請求項３の何れかに記載の評価試験装置。
6. 複数の外付端子を有するデバイスの前記複数の外付端子それぞれに、試験負荷信号を印加し、
   前記複数の外付端子の負荷状態をそれぞれ測定し、
   前記測定した負荷状態を測定結果信号として順次出力する、
   ことを特徴とする評価試験方法。
7. 前記測定結果信号の内のある測定結果信号が所定の閾値を超えているか否かの判定結果を検出日時と共に時系列データとして記憶する、
   ことを特徴とする請求項６に記載の評価試験方法。
8. 前記測定結果信号の内のある測定結果信号が所定の閾値を超えている場合には、当該測定結果信号に対応するデバイスの外付端子への試験負荷信号の出力を停止する、
   ことを特徴とする請求項６或いは請求項７の何れかに記載の評価試験方法。
9. 前記デバイスの前記外付端子に電圧を印加し、前記測定結果信号として電流を測定する、ことを特徴とする請求項６から請求項８の何れかに記載の評価試験方法。
10. 前記デバイスの前記外付端子に電流を印加し、前記測定結果信号として電圧を測定する、ことを特徴とする請求項６から請求項８の何れかに記載の評価試験方法。

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