JP2014142303A - 半導体装置および半導体試験システム - Google Patents
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Abstract
【課題】簡易な構成および手法により、複数の論理状態の間での半導体集積回路の静止電源電流の差分値を正確に測定する。
【解決手段】内部電源生成部10は、サイクルごとの内部回路の静止電源電流を電圧に変換してIddq測定部30へ供給する。Iddq測定部30では、差動増幅回路34はサイクルごとの変換出力と基準電圧との差分値を増幅する。基準電圧生成回路39は、初回のサイクルでの変換出力に基づいて基準電圧を生成する。差動増幅回路34から出力される初回のサイクルでの変換出力および基準電圧の差電圧は、基準電圧の誤差として初回差分値格納レジスタ420に保持される。2番目以降のサイクルでは、サイクルごとの差動増幅回路34の出力電圧および初回差分値格納レジスタ420に保持された誤差に基づいて、初回のサイクルに対する変換出力の差分値が演算される。
【選択図】図2
【解決手段】内部電源生成部10は、サイクルごとの内部回路の静止電源電流を電圧に変換してIddq測定部30へ供給する。Iddq測定部30では、差動増幅回路34はサイクルごとの変換出力と基準電圧との差分値を増幅する。基準電圧生成回路39は、初回のサイクルでの変換出力に基づいて基準電圧を生成する。差動増幅回路34から出力される初回のサイクルでの変換出力および基準電圧の差電圧は、基準電圧の誤差として初回差分値格納レジスタ420に保持される。2番目以降のサイクルでは、サイクルごとの差動増幅回路34の出力電圧および初回差分値格納レジスタ420に保持された誤差に基づいて、初回のサイクルに対する変換出力の差分値が演算される。
【選択図】図2
Description
この発明は、半導体装置および半導体試験システムに関し、たとえば、半導体集積回路のIddq試験に好適に用いられるものである。
従来より、半導体集積回路の出荷試験の一つとして、Iddq試験が実施されている。Iddq試験とは、半導体集積回路の静止状態における電源電流(以下、静止電源電流とも称する)を測定し、静止電源電流と基準値とを比較することにより、半導体集積回路の良否を判定するものである。
Iddq試験では、たとえば特開平11−3241号公報(特許文献1)に開示されるように、半導体集積回路の内部を一定の論理状態に設定し、そのときの静止電源電流を一定の基準値と比較する。通常は、この動作を論理状態の設定を変えながら複数回繰り返し行なうことにより複数の故障ノードを検出し、半導体集積回路の良否を判定する。
しかしながら、近年の半導体集積回路においては、CMOSプロセスの微細化に伴なう閾値電圧の低下により、CMOSトランジスタのオフリーク電流が増大する傾向にある。これにより、CMOSトランジスタのオフリーク電流の総和である静止電源電流も増大している。また、プロセスばらつきによるオフリーク電流のばらつきに起因して静止電源電流の変動幅も大きくなっている。そのため、半導体集積回路の良否を判定するための基準値を適切に設定することが困難となっている。
そこで、半導体集積回路のオフリーク電流が大きい場合でも、Iddq試験を精度良く行なうために、様々な方法が検討されている。その一例として、特開2003−84048号公報(特許文献2)には、任意の二時点での静止電源電流の差分値に基づいて半導体集積回路の良否を判定する方法が開示される。以下の説明では、任意の二時点での静止電源電流の差分値に基づいて半導体集積回路の良否を判定する方法を「ΔIddq試験」とも称する。
ΔIddq試験の他の例として、特開2011−75475号公報(特許文献3)には、第1テストパターンでテストを行なう第1ベクタと、第2テストパターンでテストを行なう第2ベクタとの間で、ベクタごとの静止電源電流の積分結果の差分値に基づいて半導体集積回路の良否を判定する方法が開示されている。
しかしながら、上記の特許文献2および3に開示される方法では、静止電源電流の差分値を算出するための基準となる電流値を長時間にわたって保持するための手段が必要となる。特許文献2では、電流値保持手段としてサンプル/ホールド回路が示されるが、サンプル/ホールド回路では、電圧値を保持するためのコンデンサのリーク電流によって、保持すべき電圧値が徐々に低下するという問題がある。特許文献3においても、積分回路におけるリーク電流の影響により、長時間の電圧保持には適さないという問題がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、内部電源電圧を生成する電源回路と、電源回路から内部電源電圧の供給を受ける内部回路と、内部回路をサイクルごとに異なる論理状態に設定するとともに、サイクル間での静止電源電流の差分値を測定するための電流測定部とを備える。電流測定部は、サイクルごとの静止電源電流を電圧に変換するための電流/電圧変換回路と、電流/電圧変換回路の出力電圧と基準電圧との差分値を増幅する差動増幅回路と、第1のサイクルでの電流/電圧変換回路の出力電圧に基づいて基準電圧を生成する基準電圧生成回路と、第1のサイクルでの差動増幅回路の出力電圧を基準電圧の誤差として保持する第1の記憶部と、第2のサイクルでの差動増幅回路の出力電圧を保持する第2の記憶部とを含む。第1の記憶部および前記第2の記憶部に格納された情報に基づいてサイクル間での電流/電圧変換回路の出力電圧の差分値が演算され、演算結果に基づいて内部回路の良否が判定される。
上記の一実施の形態によれば、簡易な構成および手法により、複数の論理状態の間での静止電源電流の差分値を正確に測定することができる。
以下、一実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
<実施の形態1>
一実施の形態による半導体装置を説明するにあたり、最初に、従来より半導体集積回路に対して実施されているΔIddq試験およびその課題について説明する。次に、当該課題を解決する観点から構築された一実施の形態によるΔIddq試験システムの構成について説明する。
一実施の形態による半導体装置を説明するにあたり、最初に、従来より半導体集積回路に対して実施されているΔIddq試験およびその課題について説明する。次に、当該課題を解決する観点から構築された一実施の形態によるΔIddq試験システムの構成について説明する。
[従来のシステム構成]
図18は、従来のΔIddq試験システムの全体構成を説明するためのブロック図である。
図18は、従来のΔIddq試験システムの全体構成を説明するためのブロック図である。
図18を参照して、半導体集積回路70のΔIddq試験を行なうために、半導体試験装置80のデバイス電源82と半導体集積回路70の電源端子との間に、電流値出力手段を接続する。電流値出力手段は、半導体集積回路70に与えられる電源電流値を出力する機能を有する。電流値出力手段は、電流検出抵抗90および差動増幅器92から構成される。差動増幅器92は、電流検出抵抗90の両端の電圧値差を差動増幅する。
電流値出力手段から出力される電流値は、サンプル/ホールド(S/H)回路94から構成される電流値保持手段に入力される。サンプル/ホールド回路94は、タイミング回路84から与えられるタイミング信号によって、任意の時点での電流値を保持し、次のタイミング信号が入力されるまで保持した電流値を継続して出力する。
差動増幅器96は、電流値差出力手段を構成する。電流値差出力手段は、電流値出力手段、電流値保持手段および電流値比較判定手段(コンパレータ98)に接続される。差動増幅器96は、電流値出力手段により現在の電流値が入力され、電流値保持手段によりタイミング回路84により決められた過去の一時点での電流値が入力される。差動増幅器96は、これら2つの電流値の差をコンパレータ98に出力する。
コンパレータ98は、基準値出力回路86により出力される判定基準値と、差動増幅器96により出力される電流値とを比較し、その比較判定結果を0または1の論理値で判定結果入力回路88へ出力する。
このように、従来のシステム構成では、任意の二時点での電源電流値の差(ΔIddq)に基づいて半導体集積回路70の良否を判定することにより、半導体集積回路70のオフリーク電流が大きい場合でも、その影響をなくして半導体集積回路70の欠陥による異常電流を検知可能なIddq試験を行なう。また、電源電流値をアナログ値のままハードウェア的に判定基準値と比較する構成となっているため、電源電流値をアナログ値からデジタル値に変換して統計処理する工程を省略することができ、試験時間を短縮できる。
しかしながら、従来のシステム構成には、下記の課題がある。
第一に、半導体試験装置80は、電源電流値を保持するためのハードウェアとして、電流値出力手段および電流値保持手段しか持たない。しかしながら、実際のアナログ値には、デバイス電源82および半導体集積回路70の持つ容量成分や測定系のノイズ成分等により、半導体集積回路70が動作を停止してから電源電流値が安定するまでの十分な待ち時間が経過した後であっても、除去しきれない不安定な揺れが現れる。そのため、1サイクル内での微小電流を精度良く測定するためには、測定値の平均化処理が必要となる。半導体試験装置80は、高速な平均化処理を実行するための手段を有していない。また、半導体試験装置80は、半導体集積回路70の良否の判定のために電流値のデジタル値への変換を不要とするものの、テストサイクル中の最大電流値や最小電流値、あるいは平均値や標準偏差を求めるための統計処理にはデジタル値への変換が必須となる。
第一に、半導体試験装置80は、電源電流値を保持するためのハードウェアとして、電流値出力手段および電流値保持手段しか持たない。しかしながら、実際のアナログ値には、デバイス電源82および半導体集積回路70の持つ容量成分や測定系のノイズ成分等により、半導体集積回路70が動作を停止してから電源電流値が安定するまでの十分な待ち時間が経過した後であっても、除去しきれない不安定な揺れが現れる。そのため、1サイクル内での微小電流を精度良く測定するためには、測定値の平均化処理が必要となる。半導体試験装置80は、高速な平均化処理を実行するための手段を有していない。また、半導体試験装置80は、半導体集積回路70の良否の判定のために電流値のデジタル値への変換を不要とするものの、テストサイクル中の最大電流値や最小電流値、あるいは平均値や標準偏差を求めるための統計処理にはデジタル値への変換が必須となる。
第二に、半導体試験装置80は、1サイクル前の電流値と現在の電流値との差分値に基づいて良否を判定するため、電流値の絶対値が許容範囲を超えていることを判定できない。例えば、連続するサイクル間で電流値の差分値が判定基準値より小さくても、電流値が同じ方向に推移していれば、電流値自体に大きな変化が生じている場合がある。そこで、初回のサイクルでの電流値に対する各サイクルの電流値の差分値を算出する構成とすれば、電流値自体の変動も検出できるが、初回のサイクルの電流値を長時間にわたって保持するための具体的な手段について、従来のシステム構成には言及されていない。なお、半導体試験装置80において電流値保持手段を構成するサンプル/ホールド回路94では、電流値に対応した電圧値を保持するためのコンデンサのリーク電流によって、保持すべき電圧値が徐々に低下する。したがって、1サイクル時間が数ミリ秒〜数十ミリ秒に及ぶようなテストパターンでは、試験時間が長くなるほど電流値の誤差が大きく見えてしまうという問題がある。
[実施の形態1によるシステム構成]
実施の形態1による半導体装置は、従来のシステム構成よりも簡易な回路構成および手法を用いて、静止電源電流の微小な変化を高精度に測定可能とするものである。以下、図面を参照して、実施の形態1による半導体装置を説明する。
実施の形態1による半導体装置は、従来のシステム構成よりも簡易な回路構成および手法を用いて、静止電源電流の微小な変化を高精度に測定可能とするものである。以下、図面を参照して、実施の形態1による半導体装置を説明する。
図1は、実施の形態1によるΔIddq試験システムの全体構成を説明するためのブロック図である。
図1を参照して、半導体集積回路1は、内部電源生成部10と、内部回路部20と、Iddq測定部30と、制御回路40とを備える。
内部電源生成部10は、半導体集積回路1の外部から供給される外部電源電圧VCCを降圧または昇圧して内部電源電圧を生成し、生成した内部電源電圧を内部回路部20へ供給する。
内部回路部20は、内部電源電圧によって動作する。内部回路部20は、各々が内部電源電圧の供給を受けて動作する1つまたは複数の内部回路(図2参照)を含む。
制御回路40は、外部電源電圧VCCまたは内部電源電圧によって動作する。制御回路40は、通常動作時、内部電源生成部10および内部回路部20に対して制御信号をそれぞれ出力する。
以上に示す半導体集積回路1に対してΔIddq試験を行なう際には、図1に示すように、半導体試験装置2が半導体集積回路1に電気的に接続される。半導体試験装置2は、制御回路40に内蔵されるテストモード制御回路42(図2参照)との間で通信を行なう。
具体的には、半導体試験装置2は、半導体集積回路1に対して、サイクルごとに異なるテストパターンを出力する。半導体集積回路1は、テストパターンに応じた論理状態に設定される。その後、一定時間を経過して半導体集積回路1が静止状態となった段階で、半導体試験装置2は、静止電源電流の測定処理に移る。なお、本実施の形態では、内部回路部20のうちの1つの内部回路を被測定回路に選択することにより、ΔIddq試験を内部回路単位で行なうことができる。
具体的には、半導体集積回路1において、制御回路40(テストモード制御回路42)は、サイクルごとに被測定回路である内部回路を動作させ、テストパターンに応じた論理状態に設定する。その後、サイクル終了まで当該内部回路の動作を停止させることで電源電流を安定させる。
Iddq測定部30は、各サイクルにおいて、内部回路が静止状態となったときの電源電流(静止電源電流)を測定する。そして、Iddq測定部30は、初回のサイクルで測定した静止電源電流を基準電流とし、2番目以降のサイクルにおいて、サイクルごとに、静止電源電流と基準電流との差分値(すなわちΔIddq)を演算する。Iddq測定部30は、演算結果を内蔵するメモリに格納する。
半導体試験装置2は、制御回路40を介してIddq測定部30に格納されたサイクルごとの静止電源電流の差分値を読み出し、その読み出した差分値に基づいて半導体集積回路1の良否を判定する。なお、以下の説明では、各サイクルの静止電源電流を測定するためのIddq測定部30を半導体集積回路1側に設ける構成について例示するが、Iddq測定部30を半導体試験装置2側に設ける構成としてもよい。
図2は、図1における半導体集積回路1の構成を示すブロック図である。
図2を参照して、内部回路部20は、n個(nは1以上の整数)の内部回路201〜20nを含む。内部回路201〜20nの各々は、CPU(Central Processing Unit)、フラッシュメモリ等の書換え可能な不揮発性メモリ、論理回路および周辺回路のいずれかを含んでいる。
図2を参照して、内部回路部20は、n個(nは1以上の整数)の内部回路201〜20nを含む。内部回路201〜20nの各々は、CPU(Central Processing Unit)、フラッシュメモリ等の書換え可能な不揮発性メモリ、論理回路および周辺回路のいずれかを含んでいる。
内部電源生成部10は、内部回路201〜20nのそれぞれに供給する内部電源電圧を生成するためのn個の内部電源生成回路101〜10nと、(n+1)個の電流/電圧変換回路120〜12nと、(n+1)個のスイッチ110〜11nとを含む。
内部電源生成回路101〜10nの各々は、外部電源電圧VCCを対応する内部回路の動作に適した電圧に変換して内部回路へ供給する。例えば、第1内部電源生成回路101は、外部電源電圧VCCを第1内部回路201の動作に適した電圧に変換して第1内部回路201へ供給する。
第0電流/電圧変換回路120は、外部電源電圧VCCを受ける電源端子から内部回路部20へ直接的に外部電源電圧VCCを供給するための電源線上に直列に挿入される。第0電流/電圧変換回路120は、電源線上を流れる電源電流を電圧に変換し、得られた電圧を「変換出力0」としてIddq測定部30へ出力する。
電流/電圧変換回路121〜12nは、内部電源生成回路101〜10nおよび内部回路201〜20nの間にそれぞれ設けられる。具体的には、第1電流/電圧変換回路121は、第1内部電源生成回路101から第1内部回路201へ内部電源電圧を供給するための電源線上に直列に挿入される。第1電流/電圧変換回路121は、電源線上を流れる電源電流を電圧に変換し、得られた電圧を「変換出力1」としてIddq測定部30へ出力する。
同様に、電流/電圧変換回路122〜12nはそれぞれ、対応の内部電源生成回路から対応の内部回路へ内部電源電圧を供給するための電源線上に直列に挿入され、対応する電源線上を流れる電源電流を電圧に変換する。電流/電圧変換回路122〜12nは、得られた電圧をそれぞれ「変換出力2」〜「変換出力n」としてIddq測定部30へ出力する。
スイッチ110〜11nの各々は、対応する電流/電圧変換回路の入力端子と出力端子との間に接続される。スイッチ110〜11nの各々は、制御回路40に内蔵されるテストモード制御回路42から与えられる制御信号に応答してオン(導通)/オフ(非導通)される。具体的には、スイッチ111がオン状態のとき、第1内部回路201の電源電流は第1電流/電圧変換回路121を流れない。すなわち、スイッチ111は、第i電流/電圧変換回路121をバイパスさせる。一方、スイッチ111がオフ状態のとき、電源電流は第1電流/電圧変換回路121によって電圧に変換される。
これにより、半導体集積回路1の通常動作時には、スイッチ110〜11nをすべてオン状態とすることにより、電流/電圧変換回路120〜12nをバイパスさせる。これに対して、ΔIddq試験を行なう際には、被測定回路となる内部回路に対応する電流/電圧変換回路のみが動作するように、スイッチ110〜11nがオン/オフされる。例えば、第1内部回路201を被測定回路とする場合、テストモード制御回路42は、半導体試験装置2からの制御信号を受けてスイッチ111をオフ状態とする一方で、残りのスイッチ110,112〜11nをすべてオン状態とする。これにより、第1電流/電圧変換回路121は、第1内部回路201の電源電流を電圧に変換し、その変換出力1をIddq測定部30へ出力する。このように、テストモード制御回路42が半導体試験装置2から与えられる制御信号に応じて、電流/電圧変換回路120〜12nのうちのいずれか1つを選択して動作させることにより、被測定回路となる内部回路が切替えられる。
図3は、図1における内部電源生成部10の構成をより詳しく示した図である。
図3を参照して、電流/電圧変換回路120〜12nの各々は、対応する電源線上に直列に挿入された抵抗素子r0と、抵抗素子r0の両端の電位差を所定の利得で増幅するオペアンプ130とを含む。オペアンプ130の出力電圧は、変換出力としてIddq測定部30に与えられる。
図3を参照して、電流/電圧変換回路120〜12nの各々は、対応する電源線上に直列に挿入された抵抗素子r0と、抵抗素子r0の両端の電位差を所定の利得で増幅するオペアンプ130とを含む。オペアンプ130の出力電圧は、変換出力としてIddq測定部30に与えられる。
スイッチ110〜11nの各々は、一例として、PMOS(Positive-channel Metal Oxide Semiconductor)トランジスタにより構成される。PMOSトランジスタは、ソースおよびドレインが抵抗素子r0の両端にそれぞれ接続され、ゲートがテストモード制御回路42に接続される。PMOSトランジスタは、ゲートにテストモード制御回路42からの制御信号を受けてオン/オフされる。上述のように、ΔIddq試験を行なう際には、(n+1)個のPMOSトランジスタのうち、被測定回路となる内部回路に対応する1個のPMOSトランジスタが選択的にオフされる。
再び図2に戻って、Iddq測定部30は、選択回路32と、差動増幅回路34と、測定回路36と、測定値格納メモリ37と、基準電圧生成回路39とを含む。
選択回路32は、内部電源生成部10の電流/電圧変換回路120〜12nから変換出力0〜変換出力nをそれぞれ受ける。選択回路32は、テストモード制御回路42から与えられるテストモード選択信号に従って、変換出力0〜変換出力nの中から、被測定回路となる内部回路に対応する変換出力を選択する。選択回路32は、選択した変換出力を測定回路36および差動増幅回路34へ出力する。
差動増幅回路34は、選択回路32から変換出力を受け、基準電圧生成回路39から基準電圧Vrefを受けると、変換出力および基準電圧Vrefの間の電圧差を所定の利得Gで増幅する。差動増幅回路34は、電圧差を示す信号(差電圧)を測定回路36へ出力する。
測定回路36は、選択回路32から変換出力を受け、差動増幅回路34から差電圧を受けると、テストモード制御回路42からのテストモード選択信号に応じて、変換出力および差電圧のいずれか一方を選択する。測定回路36は、選択した電圧を、内蔵するAD変換器(ADC:Analog to Digital Converter)を用いてアナログ値からデジタル値に変換した後、測定値格納メモリ37へ出力する。
測定値格納メモリ37は、初回測定値格納レジスタ410と、初回差分値格納レジスタ420と、逐次差分値格納メモリ430とを含む。
初回測定値格納レジスタ410は、初回のサイクルでの変換出力を格納するためのレジスタである。初回差分値格納レジスタ420は、初回のサイクルでの差電圧を格納するためのレジスタである。逐次差分値格納メモリ430は、2番目のサイクル以降において、サイクルごとの差電圧を格納するためのメモリである。初回測定値格納レジスタ410、初回差分値格納レジスタ420および逐次差分値格納メモリ430の各々に格納された情報は、制御回路40を介して半導体試験装置2によって読み出すことができる。なお、初回測定値格納レジスタ410および初回差分値格納レジスタ420については、アドレス指令によって情報を読み出す場合、各々をメモリとしてもよい。
基準電圧生成回路39は、初回測定値格納レジスタ410に格納される初回のサイクルでの変換出力に基づいて基準電圧Vrefを生成し、生成した基準電圧Vrefを差動増幅回路34へ出力する。
図4は、図2におけるIddq測定部30の構成をより詳しく示した図である。
図4を参照して、選択回路32は、(n+1)個の入力を有するアナログマルチプレクサにより構成される。アナログマルチプレクサは、テストモード制御回路42からのテストモード選択信号によって指示された所定の順序で、内部電源生成部10から与えられる変換出力0〜変換出力nのうちの1つを順次選択して差動増幅回路34へ出力する。
図4を参照して、選択回路32は、(n+1)個の入力を有するアナログマルチプレクサにより構成される。アナログマルチプレクサは、テストモード制御回路42からのテストモード選択信号によって指示された所定の順序で、内部電源生成部10から与えられる変換出力0〜変換出力nのうちの1つを順次選択して差動増幅回路34へ出力する。
差動増幅回路34は、オペアンプ340と、抵抗素子r1〜r8と、トランジスタT1〜T8と、セレクタ342とを含む。差動増幅回路34は、抵抗素子r1〜r8の組合せにより利得Gを可変することが可能に構成される。
詳細には、オペアンプ340は、非反転入力端子(+端子)にアナログマルチプレクサ32からの変換出力を受け、反転入力端子(−端子)に基準電圧生成回路39からの基準電圧Vrefを受ける。アナログマルチプレクサ32の出力端子とオペアンプ340の非反転入力端子との間には、抵抗素子r10が接続される。
オペアンプ340の非反転入力端子と接地電圧GNDとの間には、抵抗素子r1およびトランジスタT1の直列回路、抵抗素子r2およびトランジスタT2の直列回路、抵抗素子r3およびトランジスタT3の直列回路、および、抵抗素子r4およびトランジスタT4の直列回路が互いに並列に接続される。抵抗素子r1〜r4は、互いに異なる抵抗値を有する。
オペアンプ340の反転入力端子と基準電圧生成回路39の出力端子との間には、抵抗素子r9が接続される。オペアンプ340の反転入力端子と出力端子との間には、抵抗素子r5およびトランジスタT5の直列回路、抵抗素子r6およびトランジスタT6の直列回路、抵抗素子r7およびトランジスタT7の直列回路、および、抵抗素子r8およびトランジスタT8の直列回路が互いに並列に接続される。抵抗素子r5〜r8は、互いに異なる抵抗値を有する。
セレクタ342は、テストモード選択信号に応答して、トランジスタT1〜T4のうちのいずれか1つを選択してオンするとともに、トランジスタT5〜T8のうちのいずれか1つを選択してオンする。トランジスタT1〜T4のうちの1つがオンされることにより、当該トランジスタに直列に接続される抵抗素子がオペアンプ340の非反転入力端子と接地電圧GNDとの間に接続される。また、トランジスタT5〜T8のうちの1つがオンされることにより、当該トランジスタに直列に接続される抵抗素子がオペアンプ340の出力端子と反転入力端子との間に接続される。
ここで、アナログマルチプレクサ32の出力電圧(変換出力)をVaとし、差動増幅回路34の出力電圧(差電圧)をVbとし、抵抗素子r1〜r8の抵抗値をそれぞれr1〜r8とすると、オペアンプ340および抵抗素子rj(jは1以上4以下の整数),rk(kは5以上8以下の整数),r9,r10によって構成された差動増幅回路34において、式(1)に示す関係が成り立つ。
上記式(1)から明らかなように、差動増幅回路34の利得Gは、抵抗素子rj,rkの抵抗値に応じて変化する。したがって、ADC362の入力可能な電圧範囲(ダイナミックレンジ)に応じて抵抗素子rj,rkを選択することにより、差動増幅回路34の利得Gを可変に設定することができる。このようにADC362のダイナミックレンジを有効に活用することにより、基準電圧Vrefと変換出力Vaとの間の微小な電圧差を精度良く測定することができる。
測定回路36は、アナログマルチプレクサ(adsel)360と、ADC362と、シリアル/パラレル変換回路364とを含む。
アナログマルチプレクサ360は、テストモード選択信号に応じて、オペアンプ340の出力電圧(差電圧)Vbおよびアナログマルチプレクサ32の出力電圧(変換出力)Vaのうちのいずれか1つを選択して出力する。なお、初回のサイクルにおいては、最初に、基準電圧Vrefを生成するために、変換出力Vaが選択される。続いて、変換出力Vaに対する基準電圧Vrefの誤差を検出するために、差電圧Vbが選択される。
ADC362は、アナログマルチプレクサ360により選択された電圧(変換出力Vaまたは差電圧Vb)をデジタル値に変換する。シリアル/パラレル変換回路364は、シリアル信号からなるデジタル値をパラレル信号に変換する。なお、ADC362がアナログ値をパラレル信号からなるデジタル値に変換するように構成される場合、シリアル/パラレル変換回路364は省略が可能である。
初回測定値格納レジスタ410は、テストモード制御回路42から与えられる初回トリガ信号に応答して起動し、初回のサイクルにおける変換出力Vaを格納する。なお、初回トリガ信号は、初回のサイクルにおいて、被測定回路である内部回路に対してテストパターンを出力した後に一定時間が経過して当該内部回路が静止状態となった段階で活性化される信号である。
初回測定値格納レジスタ410は、複数個のフリップフロップにより構成される。なお、フリップフロップの個数は、シリアル/パラレル変換回路364から出力されるデジタル値のビット数に対応する。各フリップフロップは、データ入力端子Dと、出力端子Qと、クロック端子CKとを含む。フリップフロップは、データ入力端子Dに変換出力Va(デジタル値)の1ビットごとのデータを受ける。フリップフロップは、クロック端子CKに入力される初回トリガ信号の活性化のタイミングにおいて、変換出力の1ビットのデータを保持するとともに出力端子Qから出力する。なお、本実施の形態では、一例として、変換出力のうちの上位2ビットのデータを出力端子Qから出力するものとする。
基準電圧生成回路39は、抵抗素子r11〜r15と、トランジスタT11〜T14と、デコーダ38とを含む。
抵抗素子r15は、外部電源電圧VCCと基準電圧生成回路39の出力端子との間に接続される。基準電圧生成回路39の出力端子および接地電圧GNDの間には、抵抗素子r11およびトランジスタT11の直列回路、抵抗素子r12およびトランジスタT12の直列回路、抵抗素子r13およびトランジスタT13の直列回路、および抵抗素子r14およびトランジスタT14の直列回路が互いに並列に接続される。抵抗素子r11〜r14は、互いに異なる抵抗値を有する。
デコーダ38は、初回測定値格納レジスタ410に格納された初回のサイクルでの変換出力Va(デジタル値)に基づいて、トランジスタT11〜T14をオン/オフさせるための制御信号を生成する。具体的には、デコーダ38は、変換出力Va(デジタル値)のうちの上位2ビットのデータをデコードして制御信号を生成する。なお、デコーダ38は、変換出力Vaの一部のビットのデータを利用して制御信号を生成する構成に限らず、変換出力Vaの全てのビットのデータを利用して制御信号を生成する構成としてもよい。
デコーダ38からの制御信号に応答してトランジスタT11〜T14のうちの1つのトランジスタTm(mは11以上14以下の整数)が選択的にオンされることにより、抵抗素子r15およびトランジスタTmに対応する抵抗素子rmの直列回路からなる分圧回路が形成される。この分圧回路の分圧比dは、抵抗素子r15,rmの抵抗値r15,rmを用いて、r15/(r15+rm)で与えられる。基準電圧生成回路39の出力端子から出力される基準電圧Vrefは、分圧回路の分圧比dおよび外部電源電圧VCCを用いて、d×VCCで表される。
このようにして、差動増幅回路34に供給される基準電圧Vrefは、初回のサイクルでの変換出力Vaをデジタル値に変換した値を用いて生成される。したがって、2番目以降のサイクルにおいて、基準電圧Vrefは一定値に維持され、変動することがない。これにより、サイクルごとの差電圧Vbを正確に測定することができる。
しかしながら、その一方で、基準電圧Vrefは、初回のサイクルでの変換出力Vaに近似させたものであるため、実際には、初回のサイクルでの変換出力Vaとの間に多少の誤差を有している。そのため、この誤差に起因して、2番目以降のサイクルにおいて差動増幅回路34から得られる差電圧Vbは、初回のサイクルでの変換出力Vaに対する変換出力Vaの変化量からずれたものとなる。変換出力Vaは静止電源電流Iddqを電圧値に変換したものであるため、理想的には、サイクル間での変換出力Vaの差分値は、サイクル間での静止電源電流Iddqの差分値(すなわちΔIddq)に比例したものとなる。しかしながら、上記のように基準電圧Vrefが誤差を有することによって、差動増幅回路34から出力される差電圧Vbに基づいてサイクル間での静止電源電流Iddqの微小な変化を測定することが困難となってしまう。
そこで、実施の形態1による半導体装置では、初回のサイクルにおいて、変換出力Vaを用いて基準電圧Vrefを生成すると、続いて、差動増幅回路34によって基準電圧Vrefと変換出力Vaとの電圧差を増幅する。生成された差電圧Vbは、基準電圧Vrefと変換出力Vaとの誤差を所定の利得Gで増幅させたものに相当する。
すなわち、初回のサイクルにおける差電圧Vbは、変換出力Vaに対する基準電圧Vrefのずれ量を示すものである。以下の説明では、この初回のサイクルでの差電圧Vbを「オフセット電圧Vofs」とも表記する。オフセット電圧Vofsは、アナログマルチプレクサ360によって選択されてADC362へ出力される。オフセット電圧Vofsは、ADC362およびシリアル/パラレル変換回路364によってパラレル信号のデジタル値に変換された後、初回差分値格納レジスタ420に格納される。
加減算回路440は、2番目以降のサイクルにおいて、差動増幅回路34により生成される差電圧Vb、および初回差分値格納レジスタ420に格納されるオフセット電圧Vofsに基づいて、初回のサイクルに対する変換出力Vaの差分値をサイクルごとに演算する。そして、加減算回路440は、演算したサイクルごとの変換出力Vaの差分値を逐次差分値格納メモリ430に格納する。
逐次差分値格納メモリ430に格納されたサイクルごとの変換出力Vaの差分値は、制御回路40によって読み出されて半導体試験装置2へ伝送される。半導体試験装置2は、サイクルごとの変換出力Vaの差分値と所定の判定値とを比較し、その比較結果に基づいて被測定回路である内部回路の良否を判定する。
図5は、Iddq測定部30における静止電源電流Iddqの差分値の測定動作を説明するためのタイミングチャートである。
図5を参照して、初回のサイクル(図中のサイクル1)において、まず、内部電源生成部10は、被測定回路である第i内部回路20i(iは1以上n以下の整数)に対して内部電源電圧を供給する。半導体試験装置2は、テストパターン発生機能を用いて第i内部回路20iに対してあるテストパターンを出力する。第i内部回路20iは、当該テストパターンに応じた論理状態に設定される。その後、一定時間Tが経過して第i内部回路20iが静止状態となった段階で電源電流を測定する。
具体的には、第i内部回路20iに対応する第i電流/電圧変換回路12iは、サイクル開始後、電源線上を流れる電源電流を電圧Vaに変換し、得られた電圧Vaを変換出力iとしてIddq測定部30へ出力する。Iddq測定部30では、選択回路(アナログマルチプレクサ)32が変換出力Vaを選択して差動増幅回路34および測定回路36へ出力する。測定回路36では、アナログマルチプレクサ(adsel)360がテストモード選択信号に応じて、変換出力Vaを選択してADC362へ出力する。
サイクル1が開始して一定時間Tが経過した時点で、ADC362およびシリアル/パラレル変換回路364を起動させるためのA/D変換トリガ信号が活性化すると、ADC362は、サイクル1での変換出力Vaをデジタル値に変換する。さらに、シリアル/パラレル変換回路364は、このデジタル値をシリアル信号からパラレル信号に変換する。このように、サイクル1におけるA/D変換トリガ信号は、サイクル1での変換出力Va(静止電源電流Iddqの測定値に相当)を取得するためのトリガとなる。
シリアル/パラレル変換が行なわれた後に初回トリガ信号が活性化すると、初回測定値格納レジスタ410が起動してサイクル1での変換出力Va(デジタル値)を格納する。基準電圧生成回路39は、初回測定値格納レジスタ410に格納されたサイクル1での変換出力Va(デジタル値)に基づいて基準電圧Vrefを生成し、生成した基準電圧Vrefを差動増幅回路34へ出力する。基準電圧Vrefが生成された時点以降、アナログマルチプレクサ(adsel)360は、変換出力Vaに代えて、差動増幅回路34から出力される差電圧Vbを選択してADC362へ出力する。
初回トリガ信号に応答して基準電圧Vrefが生成されると、サイクル1ではさらに、サイクル1での変換出力Vaに対する基準電圧Vrefのずれ量を示すオフセット電圧Vofsが検出される。具体的には、差動増幅回路34は、基準電圧Vrefおよびサイクル1での変換出力Vaの差電圧Vbを出力する。ADC362は、アナログマルチプレクサ360を通じて差電圧Vbを受ける。A/D変換トリガ信号が再び活性化すると、ADC362はサイクル1での差電圧Vbをデジタル値に変換する。さらに、シリアル/パラレル変換回路364は、このデジタル値をシリアル信号からパラレル信号に変換する。初回差分値格納レジスタ420は、初回トリガ信号を受けて起動すると、サイクル1での差電圧Vb(デジタル値)を格納する。このように、サイクル1における2回目のA/D変換トリガ信号は、サイクル1での差電圧Vb(オフセット電圧Vofsに相当)を取得するためのトリガとなる。
次に、2番目のサイクル(図中のサイクル2)において、半導体試験装置2は、第i内部回路20iに対して、サイクル1とは異なるテストパターンを出力する。第i内部回路20iは、サイクル1とは異なる論理状態に設定される。その後、一定時間Tが経過して第i内部回路20iが静止状態となった段階で電源電流を測定する。具体的には、サイクル2が開始して一定時間Tが経過した時点でA/D変換トリガ信号が活性化されると、ADC362が起動してサイクル2での差電圧Vbをデジタル値に変換する。さらに、シリアル/パラレル変換回路364は、このデジタル値をシリアル信号からパラレル信号に変換する。シリアル/パラレル変換されたサイクル2での差電圧Vb(デジタル値)は、加減算回路440に入力される。このように、サイクル2におけるA/D変換トリガ信号は、サイクル2での差電圧Vbを取得するためのトリガとなる。
同様にして、3番目のサイクル(サイクル3)以降においても、A/D変換トリガ信号に応答してサイクルごとに差電圧Vbがデジタル値に変換され、加減算回路440に入力される。なお、サイクルごとの一定時間Tは、電源電流が安定するのに要する時間に応じて異なる時間としてもよい。
加減算回路440は、初回差分値格納レジスタ420からオフセット電圧Vofsを受け、シリアル/パラレル変換回路364からサイクルごとの差電圧Vbを受ける。加減算回路440は、オフセット電圧Vofsおよび差電圧Vbに基づいて、サイクルごとの変換出力Vaの差分値を演算する。加減算回路440は、演算結果を逐次差分値格納メモリ430に格納する。
図6は、加減算回路440における演算方法の一例を説明するための概念図である。
図6では、加減算回路440は、サイクルごとに、初回のサイクル(サイクル1)に対する変換出力Vaの差分値を演算する。すなわち、演算された差分値は、サイクル1に対する静止電源電流Iddqの差分値(ΔIddq)に比例したものとなる。
図6では、加減算回路440は、サイクルごとに、初回のサイクル(サイクル1)に対する変換出力Vaの差分値を演算する。すなわち、演算された差分値は、サイクル1に対する静止電源電流Iddqの差分値(ΔIddq)に比例したものとなる。
図6を参照して、加減算回路440は、2番目のサイクル(サイクル2)以降の各サイクルで得られた差電圧Vb、およびサイクル1で得られた差電圧(すなわちオフセット電圧Vofs)を用いて、サイクル1に対する変換出力Vaの差分値を演算する。なお、サイクル1〜3での変換出力Vaの電圧値をそれぞれ、V1〜V3と定義する。また、サイクル1〜3の各々で得られる差電圧Vbの電圧値をそれぞれ、ΔV1〜ΔV3と定義する。
サイクル1において、変換出力V1および基準電圧Vrefの差電圧ΔV1は、オフセット電圧Vofsに相当する。
サイクル2では、変換出力V1と変換出力V2との差分値をV21とすると、差分値V21は、変換出力V2および基準電圧Vrefの差電圧ΔV2と、オフセット電圧Vofsとを用いて、式(2)により求めることができる。
同様にして、サイクル3において、変換出力V1と変換出力V3との差分値をV31とすると、差分値V31は、変換出力V3および基準電圧Vrefの差電圧ΔV3と、オフセット電圧Vofsとを用いて、式(3)により求めることができる。
上述した方法によって、加減算回路440は、サイクルごとに、サイクル1に対する変換出力の差分値を演算すると、その演算結果を逐次差分値格納メモリ430に格納する。半導体試験装置2は、逐次差分値格納メモリ430から読み出した演算結果に基づいて被測定回路である第i内部回路20iの良否を判定する。具体的には、半導体試験装置2は、少なくとも1つのサイクルにおける変換出力の差分値が所定の判定値を超えているとき、第i内部回路20iが不良であると判定する。
図7は、加減算回路440における演算方法の他の例を説明するための概念図である。
図7では、加減算回路440は、サイクルごとに、前回のサイクルに対する変換出力Vaの差分値を演算する。すなわち、演算された差分値は、前回のサイクルに対する静止電源電流Iddqの差分値に比例したものとなる。
図7では、加減算回路440は、サイクルごとに、前回のサイクルに対する変換出力Vaの差分値を演算する。すなわち、演算された差分値は、前回のサイクルに対する静止電源電流Iddqの差分値に比例したものとなる。
図7を参照して、加減算回路440は、2番目のサイクル(サイクル2)以降の各サイクルで得られた差電圧Vbおよびサイクル1で得られた差電圧(すなわちオフセット電圧Vofs)を用いて、前回のサイクルに対する変換出力Vaの差分値を演算する。なお、図6と同様に、サイクル1〜3での変換出力Vaの電圧値をそれぞれ、V1〜V3と定義する。また、サイクル1〜3の各々で得られる差電圧Vbの電圧値をそれぞれ、ΔV1〜ΔV3と定義する。
サイクル1において、変換出力V1および基準電圧Vrefの差電圧ΔV1は、オフセット電圧Vofsに相当する。
サイクル2では、変換出力V1と変換出力V2との差分値をV21とすると、差分値V21は、変換出力V2および基準電圧Vrefの差電圧ΔV2およびオフセット電圧Vofsを用いて、上記式(2)により求めることができる。
サイクル3において、変換出力V2と変換出力V3との差分値をV32とすると、差分値V32は、変換出力V2および基準電圧Vrefの差電圧ΔV2と、変換出力V3および基準電圧Vrefの差電圧ΔV3とを用いて、式(4)により求めることができる。
上述した方法によって、加減算回路440は、サイクルごとに、前回のサイクルに対する変換出力の差分値を演算すると、その演算結果を逐次差分値格納メモリ430に格納する。半導体試験装置2は、逐次差分値格納メモリ430から読み出した演算結果に基づいて被測定回路である第i内部回路20iの良否を判定する。具体的には、半導体試験装置2は、少なくとも1つのサイクルにおける変換出力の差分値が所定の判定値を超えているとき、第i内部回路20iひいては被測定デバイスである半導体集積回路1が不良であると判定する。
なお、図7に示したように前回のサイクルに対する変換出力の差分値を演算する構成では、Iddq測定部30には、前回のサイクルでの差電圧Vbを一時的に格納しておくためのレジスタ(図12参照)が新たに必要となる。
また、図6および図7では、2つのサイクル間での変換出力の差分値、すなわち2つのサイクル間での静止電源電流の差分値ΔIddqを演算する構成について例示したが、何れの構成においても、必要に応じて、得られた差分値を用いてサイクルごとの静止電源電流Iddq(絶対値)をさらに演算することが可能である。
上記のとおり、実施の形態1による半導体装置では、初回のサイクルにおいて、静止電源電流の変換出力を用いて基準電圧Vrefを生成するとともに、この変換出力に対する基準電圧の誤差であるオフセット電圧Vofsを算出する。これにより、2番目以降の各サイクルでは、変換出力Vaと基準電圧Vrefとの差電圧Vb、およびオフセット電圧Vofsに基づいて、初回のサイクル(または前回のサイクル)に対する変換出力の差分値を精度良く演算することができる。
また、従来のシステム構成(図18参照)では、電流値保持手段を構成するサンプル/ホールド回路がコンデンサのリーク電流に起因して電流値を長時間保持できないという問題があった。これに対して、実施の形態1による半導体装置では、一定値に固定された基準電圧Vrefを生成するため、電流値保持手段が不要となる。
さらに、実施の形態1による半導体装置によれば、サイクルごとの変換出力が小さい場合であっても、差動増幅回路34によって微小な電圧差を増幅させることでADC362のダイナミックレンジを最大限に利用できる。このため、微小な静止電源電流の変化(ΔIddq)についても容易に測定することができる。
このように、実施の形態1による半導体装置によれば、簡易な回路構成および演算手法によって、半導体集積回路が持つオフリーク電流および基準電圧が持つ誤差の双方を相殺することができる。その結果、サイクル間での静止電源電流の差分値ΔIddqを高精度に測定することができる。また、基準電圧、オフセット電圧、および、変換出力および基準電圧の差電圧に基づいて、サイクルごとの静止電源電流(絶対値)を演算することもできる。
なお、実施の形態1では、初回のサイクルにおいて基準電圧Vrefおよびオフセット電圧Vofsを生成する構成について説明したが、同じ静止電源電流が保証される2つのサイクルにおいて基準電圧Vrefおよびオフセット電圧Vofsをそれぞれ生成する構成としてもよい。
[Iddq測定部の変形例]
以下、実施の形態1による半導体装置が備えるIddq測定部30の変形例について説明する。なお、何れの変形例もIddq測定部を半導体集積回路1側に設ける構成について例示するが、Iddq測定部を半導体試験装置2側に設ける構成としてもよい。
1.変形例1
図8を参照して、実施の形態1によるIddq測定部30の変形例1であるIddq測定部30Aの構成を説明する。
以下、実施の形態1による半導体装置が備えるIddq測定部30の変形例について説明する。なお、何れの変形例もIddq測定部を半導体集積回路1側に設ける構成について例示するが、Iddq測定部を半導体試験装置2側に設ける構成としてもよい。
1.変形例1
図8を参照して、実施の形態1によるIddq測定部30の変形例1であるIddq測定部30Aの構成を説明する。
Iddq測定部30Aは、Iddq測定部30と以下の点で相違する。すなわち、Iddq測定部30が備えていた差動増幅回路34に代えて、差動増幅回路34Aを備える。また、Iddq測定部30が備えていた基準電圧生成回路39に代えて、基準電圧生成回路39Aを備える。Iddq測定部30Aにおいて、Iddq測定部30と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。
差動増幅回路34Aは、オペアンプ340と、可変抵抗器344,346と、ラッチ回路348とを含む。差動増幅回路34Aは、可変抵抗器344,346によって利得Gを可変にすることが可能に構成される。
オペアンプ340は、非反転入力端子(+端子)にアナログマルチプレクサ32からの変換出力を受け、反転入力端子(−端子)に基準電圧生成回路39Aからの基準電圧Vrefを受ける。
可変抵抗器344は、アナログマルチプレクサ32の出力端子および接地電圧GNDにそれぞれ接続される2つの固定端子と、オペアンプ340の非反転入力端子に接続される1つの可動端子とを有する。可変抵抗器344は、アナログマルチプレクサ32の出力端子および可動端子の間に接続された抵抗体と、可動端子および接地電圧GNDの間に接続された抵抗体とが直列接続されたものに置き換えることができる。可動端子の位置が変化することによって、一方の抵抗体の抵抗値が増加し、他方の抵抗体の抵抗値が減少する。
可変抵抗器346は、基準電圧生成回路39Aの出力端子およびオペアンプ340の出力端子にそれぞれ接続される2つの固定端子と、オペアンプ340の反転入力端子に接続される1つの可動端子とを有する。可変抵抗器346は、基準電圧生成回路39Aの出力端子および可動端子の間に接続された抵抗体と、可動端子およびオペアンプ340の出力端子の間に接続された抵抗体とが直列接続されたものに置き換えることができる。可動端子の位置が変化することによって、一方の抵抗体の抵抗値が増加し、他方の抵抗体の抵抗値が減少する。
ラッチ回路348は、テストモード選択信号に応答して、可変抵抗器344,346の可動端子の位置を変化させる。可動端子の位置に応じて4つの抵抗体の抵抗値がそれぞれ変化する。これにより、差動増幅回路34Aの利得Gを調整することができる。
基準電圧生成回路39Aは、デコーダ38と、可変抵抗器390とを含む。可変抵抗器390は、外部電源電圧VCCおよび接地電圧GNDにそれぞれ接続される2つの固定端子と、基準電圧生成回路39Aの出力端子に接続される1つの可動端子とを有する。可変抵抗器390は、外部電源電圧VCCおよび可動端子の間に接続された抵抗体と、可動端子および接地電圧GNDの間に接続された抵抗体とが直列接続されたものに置き換えることができる。可動端子の位置が変化することによって、一方の抵抗体の抵抗値が増加し、他方の抵抗体の抵抗値が減少する。
デコーダ38は、初回測定値格納レジスタ410に格納された初回のサイクルでの変換出力Va(デジタル値)に基づいて、可変抵抗器390の可動端子の位置を変化させる。可動端子の位置に応じて2つの抵抗体の直列回路からなる分圧回路の分圧比が変化することにより、基準電圧Vrefの電圧レベルが変化する。これにより、基準電圧Vrefの電圧レベルを調整することができる。
上記のように、変形例1では、差動増幅回路34Aの利得Gを可変抵抗器344,346を用いて調整する構成としたことにより、差動増幅回路34(図4)と比較して、選択可能な利得Gの値を増やすことができる。
これにより、差動増幅回路34Aの利得Gを大きくするほど、Iddq測定部30Aは、より微小な静止電源電流の変化(ΔIddq)を測定することが可能となる。しかしながら、その一方で、オペアンプ340の飽和特性およびADC362のダイナミックレンジ等によって、測定可能な範囲が制限される。図9を用いて、Iddq測定部30Aの測定可能範囲と差動増幅回路34Aの利得Gとの関係について説明する。図9を参照して、基準電圧(真値)は、初回のサイクルでの変換出力Vaに相当する。基準電圧Vrefは、この真値に対して±|Vofs|の誤差を有している。
ここで、基準電圧(真値)および変換出力の差電圧の電圧範囲を±|Vmeas|と定義する。この±|Vmeas|は、Iddq測定部30Aが測定可能な静止電源電流の差分値ΔIddqの範囲に対応する。
また、基準電圧(真値)を中心として、差動増幅回路34Aが出力可能な電圧範囲を±|Vlimit|と定義する。なお、±|Vlimit|は、オペアンプ340の飽和特性およびADC362のダイナミックレンジによって決まる電圧範囲である。
図9に示すように、実際にIddq測定部が測定可能な差電圧の電圧範囲は、基準電圧Vrefの誤差を含めると、±(|Vmeas|+|Vofs|)となる。したがって、式(5)で示すように、この電圧範囲を所定の利得Gで増幅させたものを、差動増幅回路34Aが出力可能な電圧範囲±|Vmeas|に収める必要がある。
上記式(5)から分かるように、差電圧およびオフセット電圧Vofsが小さいほど利得Gを大きくすることができる。変形例1では、基準電圧生成回路39Aにおける分圧比を可変抵抗器390を用いて調整するように構成されるため、基準電圧生成回路39(図4)と比較して、基準電圧Vrefの設定分解能が向上する。これにより、オフセット電圧Vofsを小さくすることができる。その結果、利得Gを可能な限り大きくできるため、微小な静止電源電流の変化を検出可能となる。
また、上記式(5)の関係に基づき、オペアンプ340の飽和特性およびADC362のダイナミックレンジ等に応じて差動増幅回路34Aの利得Gを可変に設定することにより、Iddq測定部30Aの測定分解能を最大限に高めることができる。
2.変形例2
図10を参照して、実施の形態1によるIddq測定部30の変形例2であるIddq測定部30Bの構成を説明する。
2.変形例2
図10を参照して、実施の形態1によるIddq測定部30の変形例2であるIddq測定部30Bの構成を説明する。
Iddq測定部30Bは、Iddq測定部30と以下の点で相違する。すなわち、Iddq測定部30が備えていた差動増幅回路34に代えて、差動増幅回路34Aを備える。また、Iddq測定部30が備えていた基準電圧生成回路39に代えて、基準電圧生成回路39Bを備える。Iddq測定部30Bにおいて、Iddq測定部30と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。また、差動増幅回路34Aは、変形例1によるIddq測定部30Aにおける差動増幅回路34Aと同一の構成を有するため、その説明を省略する。
基準電圧生成回路39Bは、乗算器391と、加算器392と、係数A格納レジスタ393と、係数B格納レジスタ394と、パラレル/シリアル変換回路395と、DA変換器(DAC:Digital to Analog Converter)396とを含む。
基準電圧生成回路39Bは、初回のサイクルでの変換出力Va(デジタル値)をDAC396によってアナログ値に変換することにより、基準電圧Vrefを生成する。基準電圧生成回路39Bは、変換出力Va(デジタル値)を補正するための補正式を予め記憶しておき、初回測定値格納レジスタ410から読み出した変換出力Vaを当該補正式に代入することによって変換出力aを補正する。補正式は、一例として、2つの係数A,Bを用いて式(6)により表わされる。式(6)中のVa♯は、補正後の変換出力Va(デジタル値)を示す。2つの係数A,Bは、ADC362およびDAC396の分解能等に応じて予め設定され、係数A格納レジスタ393および係数B格納レジスタ394にそれぞれ格納されている。
補正後の変換出力Va♯は、DAC396によってアナログ値に変換された後、バッファを介して差動増幅回路34Aへ供給される。
このように変形例2によれば、初回のサイクルでの変換出力を補正し、補正後の変換出力を用いて基準電圧Vrefを生成するため、基準電圧Vrefの設定分解能を高めることができる。
3.変形例3
図11を参照して、実施の形態1によるIddq測定部30の変形例3であるIddq測定部30Cの構成を説明する。
3.変形例3
図11を参照して、実施の形態1によるIddq測定部30の変形例3であるIddq測定部30Cの構成を説明する。
Iddq測定部30Cは、Iddq測定部30と以下の点で相違する。すなわち、Iddq測定部30が備えていた差動増幅回路34に代えて、差動増幅回路34Aを備える。また、Iddq測定部30が備えていた基準電圧生成回路39に代えて、基準電圧生成回路39Cを備える。Iddq測定部30Cにおいて、Iddq測定部30と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。また、差動増幅回路34Aは、変形例1によるIddq測定部30Aにおける差動増幅回路34Aと同一の構成を有するため、その説明を省略する。
基準電圧生成回路39Cは、オペアンプ397と、抵抗素子r11〜r13と、DAC398と、一次オフセット電圧回路399とを含む。
基準電圧生成回路39Cは、ADC362から初回のサイクルでの変換出力Va(デジタル値)を受けると、DAC398によってこの変換出力Vaをアナログ値に変換する。そして、アナログ値に変換された変換出力Vaを補正することによって基準電圧Vrefを生成する。
具体的には、オペアンプ397および抵抗素子r11〜r13は、加算回路を構成する。加算回路は、DAC398から出力される変換出力Va(アナログ値)と一次オフセット電圧回路399から出力される電圧とを加算し、その加算結果を基準電圧Vrefとして出力する。一次オフセット電圧回路399の出力電圧を、ADC362およびDAC398の分解能等に応じて可変に設定可能とすることにより、基準電圧Vrefの設定分解能を高めることができる。
4.変形例4
図12を参照して、実施の形態1によるIddq測定部30の変形例4であるIddq測定部30Dの構成を説明する。
4.変形例4
図12を参照して、実施の形態1によるIddq測定部30の変形例4であるIddq測定部30Dの構成を説明する。
Iddq測定部30Dは、Iddq測定部30と以下の点で相違する。すなわち、Iddq測定部30が備えていた差動増幅回路34および基準電圧生成回路39に代えて、差動増幅回路34Aおよび基準電圧生成回路39Aを備える。また、Iddq測定部30Dは、一時格納レジスタ450をさらに備える。Iddq測定部30Dにおいて、Iddq測定部30と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。また、差動増幅回路34Aおよび基準電圧生成回路39Aは、変形例1によるIddq測定部30Aにおける差動増幅回路34Aおよび基準電圧生成回路39Aとそれぞれ同一の構成を有するため、その説明を省略する。
一時格納レジスタ450は、2番目以降のサイクルにおいて、シリアル/パラレル変換回路364から出力されるサイクルごとの差電圧Vbを一時的に格納する。あるサイクルでの差電圧Vbは一時格納レジスタ450に格納され、次回のサイクルにおいて加減算回路440により読み出される。このようにして、一時格納レジスタ450に格納される差電圧Vbは、サイクルごとに更新される。
加減算回路440は、初回差分値格納レジスタ420からオフセット電圧Vofsを受け、シリアル/パラレル変換回路364からサイクルごとの差電圧Vbを受け、一時格納レジスタ450から前回のサイクルでの差電圧Vbを受ける。加減算回路440は、オフセット電圧Vofs、サイクルごとの差電圧Vbおよび前回のサイクルでの差電圧Vbに基づいて、図7に示した方法によって、サイクルごとに、前回のサイクルに対する変換出力の差分値を演算する。加減算回路440は、演算結果を逐次差分値格納メモリ430に格納する。
5.変形例5
図13を参照して、実施の形態1によるIddq測定部30の変形例5であるIddq測定部30Eの構成を説明する。
5.変形例5
図13を参照して、実施の形態1によるIddq測定部30の変形例5であるIddq測定部30Eの構成を説明する。
Iddq測定部30Eは、Iddq測定部30と以下の点で相違する。すなわち、Iddq測定部30が備えていた逐次差分値格納メモリ430に代えて、逐次測定値格納メモリ460を備える。また、Iddq測定部30が備えていた差動増幅回路34および基準電圧生成回路39に代えて、差動増幅回路34Aおよび基準電圧生成回路39Aを備える。Iddq測定部30Eにおいて、Iddq測定部30と同一の符号が付されたものは、同一の構成を有し、それらの重複説明が行なわない。また、差動増幅回路34Aおよび基準電圧生成回路39Aは、変形例1によるIddq測定部30Aにおける差動増幅回路34Aおよび基準電圧生成回路39Aとそれぞれ同一の構成を有するため、その説明を省略する。
逐次測定値格納メモリ460は、2番目以降のサイクルにおいて、シリアル/パラレル変換回路364から出力されるサイクルごとの差電圧Vbを格納する。逐次測定値格納メモリ460に格納されたサイクルごとの差電圧Vbは、加減算回路440が演算を行なうタイミングで読み出される。例えば、所定数のサイクルにわたって差電圧Vbが取得された後、加減算回路440は、逐次測定値格納メモリ460から差電圧Vbを読み出して変換出力の差分値を演算する。そして、加減算回路440は、演算結果を制御回路40を介して半導体試験装置2へ出力する。
このように変形例5は、サイクルごとの変換出力の差分値をサイクルごとに演算する構成に代えて、所定数のサイクル分をまとめて演算する構成としたものである。したがって、上記の実施の形態1による半導体装置と同様の効果を得ることができる。
6.変形例6
図14を参照して、実施の形態1によるIddq測定部30の変形例6であるIddq測定部30Fの構成を説明する。
6.変形例6
図14を参照して、実施の形態1によるIddq測定部30の変形例6であるIddq測定部30Fの構成を説明する。
Iddq測定部30Fは、Iddq測定部30と以下の点で相違する。すなわち、Iddq測定部30が備えていた逐次差分値格納メモリ430に代えて、逐次測定値格納メモリ460を備える。また、Iddq測定部30が備えていた差動増幅回路34および基準電圧生成回路39に代えて、差動増幅回路34Aおよび基準電圧生成回路39Aを備える。さらに、Iddq測定部30が備えていた加減算回路440が、半導体装置1側に代えて、半導体試験装置2側に設けられる。Iddq測定部30Fにおいて、Iddq測定部30と同一の符号が付されたものは、同一の構成を有し、それらの重複説明が行なわない。また、差動増幅回路34Aおよび基準電圧生成回路39Aは、変形例1によるIddq測定部30Aにおける差動増幅回路34Aおよび基準電圧生成回路39Aとそれぞれ同一の構成を有するため、その説明を省略する。
逐次測定値格納メモリ460は、変形例5によるIddq測定部30Eにおける逐次測定値格納メモリ460と同一の構成を有する。すなわち、逐次測定値格納メモリ460は、2番目以降のサイクルにおいて、シリアル/パラレル変換回路364から出力されるサイクルごとの差電圧Vbを格納する。測定値格納メモリ460に格納されたサイクルごとの差電圧Vbは、制御回路40を介して半導体試験装置2によって読み出される。半導体試験装置2は、内蔵する加減算回路440を用いてサイクルごとの変換出力の差分値を演算し、その演算結果に基づいて被測定回路である内部回路の良否を判定する。
このように変形例6は、サイクルごとの変換出力の差分値の演算するための回路を半導体集積回路1に設けず、半導体試験装置2がソフトウェアによって演算する構成としたものである。したがって、上記の実施の形態1による半導体装置と同様の効果を得ることができる。
<実施の形態2>
上述の実施の形態1では、半導体集積回路1に設けられたIddq測定部30で測定されたサイクルごとの変換出力の差分値をメモリに格納し、測定終了後に半導体試験装置2が当該メモリから測定結果を読み出して被測定回路である内部回路の良否を判定する構成について説明したが、半導体集積回路1において、測定結果に基づいて内部回路の良否をリアルタイムに判定してもよい。実施の形態2では、半導体試験装置2による判定と、半導体集積回路1によるリアルタイム判定とを併用する構成について説明する。
上述の実施の形態1では、半導体集積回路1に設けられたIddq測定部30で測定されたサイクルごとの変換出力の差分値をメモリに格納し、測定終了後に半導体試験装置2が当該メモリから測定結果を読み出して被測定回路である内部回路の良否を判定する構成について説明したが、半導体集積回路1において、測定結果に基づいて内部回路の良否をリアルタイムに判定してもよい。実施の形態2では、半導体試験装置2による判定と、半導体集積回路1によるリアルタイム判定とを併用する構成について説明する。
実施の形態2による半導体装置においてIddq試験を行なうためのシステム構成は、図1と同様であるので詳細な説明は繰り返さない。また、半導体集積回路1の構成についても、Iddq測定部30を除いて図2と同様であるので、詳細な説明は繰り返さない。
図15は、実施の形態2による半導体集積回路におけるIddq測定部の構成を示す図である。
図15を参照して、実施の形態2によるIddq測定部30Gは、Iddq測定部30と以下の点で相違する。すなわち、Iddq測定部30Gは、リアルタイム判定部50をさらに備える。また、Iddq測定部30が備えていた差動増幅回路34および基準電圧生成回路39に代えて、差動増幅回路34Aおよび基準電圧生成回路39Cを備える。また、Iddq測定部30Gは、一時格納レジスタ450をさらに備える。Iddq測定部30Gにおいて、Iddq測定部30と同一の符号が付されたものは、同一の構成を有し、それらの重複説明が行なわない。また、差動増幅回路34A、基準電圧生成回路39Cおよび一時格納レジスタ450は、変形例1によるIddq測定部30Aにおける差動増幅回路34A、変形例3によるIddq測定部30Cにおける基準電圧生成回路39C、および変形例4によるIddq測定部30Dにおける一時格納レジスタ450とそれぞれ同一の構成を有するため、その説明を省略する。
加減算回路440は、初回差分値格納レジスタ420からオフセット電圧Vofsを受け、シリアル/パラレル変換回路364からサイクルごとの差電圧Vbを受け、一時格納レジスタ450から前回のサイクルでの差電圧Vbを受ける。加減算回路440は、オフセット電圧Vofs、サイクルごとの差電圧Vbおよび前回のサイクルでの差電圧Vbに基づいて、図7に示した方法によって、サイクルごとに、前回のサイクルに対する変換出力の差分値を演算する。加減算回路440は、演算結果を逐次差分値格納メモリ430に格納するとともに、リアルタイム判定部50へ出力する。
リアルタイム判定部50は、加減算回路440から与えられるサイクルごとの変換出力Vaの差分値に基づいて被測定回路である内部回路の良否をリアルタイムで判定する。リアルタイム判定部50は、変換出力Vaの差分値が所定の限界値を超えたとき、内部回路が不良であると判定する。
具体的には、リアルタイム判定部50は、H_Limit格納レジスタ500と、L_Limit格納レジスタ502と、デジタル比較演算器504,506と、H_Limit判定結果ラッチ回路508と、L_Limit判定結果ラッチ回路510とを含む。
H_Limit格納レジスタ500は、正側の限界値である上限値H_Limitを格納する。L_Limit格納レジスタ502は、負側の限界値である下限値L_Limitを格納する。
デジタル比較演算器504は、加減算回路440からサイクルごとの変換出力Vaの差分値を受け、H_Limit格納レジスタ500から上限値H_Limitを受ける。デジタル比較演算器504は、変換出力Vaの差分値と上限値H_Limitとを比較し、その比較結果に基づいて内部回路の良否を判定する。デジタル比較演算器504による判定結果は、H_Limit判定結果ラッチ回路508によって保持される。
デジタル比較演算器506は、加減算回路440からサイクルごとの変換出力Vaの差分値を受け、L_Limit格納レジスタ502から下限値L_Limitを受ける。デジタル比較演算器506は、変換出力Vaの差分値と下限値L_Limitとを比較し、その比較結果に基づいて内部回路の良否を判定する。デジタル比較演算器506による判定結果は、L_Limit判定結果ラッチ回路510によって保持される。
[Iddq測定部の変形例]
図16を参照して、実施の形態2によるIddq測定部30Gの変形例であるIddq測定部30Hの構成を説明する。
図16を参照して、実施の形態2によるIddq測定部30Gの変形例であるIddq測定部30Hの構成を説明する。
Iddq測定部30Hは、Iddq測定部30Gと以下の点で相違する。すなわち、Iddq測定部30が備えていたリアルタイム判定部50に代えて、リアルタイム判定部50Hを備える。Iddq測定部30Hにおいて、Iddq測定部30Gと同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。
リアルタイム判定部50Hは、デジタル比較演算器504,506(図15)に代えて、アナログコンパレータを用いてサイクルごとの差電圧Vbと所定の限界値とを比較する。
具体的には、リアルタイム判定部50Hは、コンパレータ512,514と、H_Limit判定結果ラッチ回路508と、L_Limit判定結果ラッチ回路510とを含む。
コンパレータ512は、Iddq測定部30Hの外部から入力される上限値H_Limitと、差動増幅回路34Aから出力される差電圧Vb(アナログ値)とを比較する。コンパレータ512は、差電圧Vbが上限値H_Limitより小さいとき、L(論理ロー)レベルの信号を出力し、差電圧Vbが上限値H_Limit以上となるとき、H(論理ハイ)レベルの信号を出力する。コンパレータ512の出力信号は、H_Limit判定結果ラッチ回路508によって保持される。
コンパレータ514は、Iddq測定部30Hの外部から入力される下限値L_Limitと、差動増幅回路34Aから出力される差電圧Vb(アナログ値)とを比較する。コンパレータ514は、差電圧Vbが下限値L_Limit以上となるとき、Lレベルの信号を出力し、差電圧Vbが下限値L_Limitより小さいとき、Hレベルの信号を出力する。コンパレータ514の出力信号は、L_Limit判定結果ラッチ回路510によって保持される。
上記のように、実施の形態2による半導体装置によれば、半導体集積回路1が内部回路の良否をリアルタイムに判定するため、半導体試験装置2が一連の測定動作を行なった後に内部回路の良否を判定する必要がなくなるため、逐次差分値格納メモリ430は必ずしも必要とならない。ただし、リアルタイム判定において不良と判定された場合に、不良の要因(テストパターンの特定等)を評価するために逐次差分値格納メモリ430を活用することができる。
<実施の形態3>
上述の実施の形態1および2による半導体装置では、Iddq測定部を半導体集積回路1側に設ける構成について説明したが、Iddq測定部を半導体試験装置2側に設ける構成としてもよい。実施の形態3では、Iddq測定部を半導体試験装置2内部に設ける構成について説明する。
上述の実施の形態1および2による半導体装置では、Iddq測定部を半導体集積回路1側に設ける構成について説明したが、Iddq測定部を半導体試験装置2側に設ける構成としてもよい。実施の形態3では、Iddq測定部を半導体試験装置2内部に設ける構成について説明する。
図17は、実施の形態3によるΔIddq試験システムの全体構成を説明するためのブロック図である。
図17を参照して、半導体試験装置2は、被測定デバイスである負荷600に電源を供給するデバイス電源生成部200と、負荷600の静止電源電流を測定するIddq測定部300と、スイッチ212,214とを備える。
デバイス電源生成部200は、電源生成部220と、電流/電圧変換回路230とを含む。電源生成部220は、フォースラインFLを介して負荷600に電源を供給する。電源生成部220はさらに、フォースラインFLによる電圧降下等を加味して負荷600の直近における電圧値を設定するために、負荷600の直近の電圧がセンスラインSLを介してフィードバックされる構成となっている。
具体的には、電源生成部220は、DAC202と、オペアンプ204と、アンプ206,210と、抵抗素子r14〜r17とを含む。オペアンプ204および抵抗素子r14〜r16は加算回路を構成する。加算回路は、DAC202から入力される電圧にセンスラインSLを介してフィードバックされる電圧を加算する。加算回路の出力電圧はアンプ206によって増幅された後、フォースラインFLを介して負荷600に供給される。
電流/電圧変換回路230は、フォースラインFL上に直列に挿入された抵抗素子r17と、抵抗素子r17の両端の電位差を所定の利得で増幅するオペアンプ208とを含む。オペアンプ208の出力電圧は、変換出力としてIddq測定部300に与えられる。
スイッチ212,214は、それぞれ、センスラインSLおよびフォースラインFL上に設けられ、オン/オフによってデバイス電源生成部200および負荷600の電気的接続/遮断を切替える。
Iddq測定部300は、Iddq測定部30と以下の点で相違する。すなわち、Iddq測定部300が備えていた差動増幅回路34、測定回路36、測定値格納メモリ37および基準電圧生成回路39に加えて、判定値格納レジスタ310、比較器312およびNG検出ラッチ回路314をさらに備える。Iddq測定部300において、Iddq測定部30と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。
判定値格納レジスタ310は、予め設定された判定値を格納する。
比較器312は、逐次差分値格納メモリ430からサイクルごとの変換出力の差分値を受けると、差分値と判定値とを比較し、その比較結果に基づいて負荷600の良否を判定する。比較器312による判定結果は、NG検出ラッチ回路314によって保持される。
比較器312は、逐次差分値格納メモリ430からサイクルごとの変換出力の差分値を受けると、差分値と判定値とを比較し、その比較結果に基づいて負荷600の良否を判定する。比較器312による判定結果は、NG検出ラッチ回路314によって保持される。
なお、実施の形態1〜3に例示した構成において、半導体集積回路1および半導体試験装置2は本発明での「半導体試験システム」を構成する。また、Iddq測定部30,30A〜30H,300および電流/電圧変換回路120〜12nは、本発明での「電流測定部」に対応する。さらに、Iddq測定部において、初回測定値格納レジスタ410、初回差分値格納レジスタ420および逐次差分値格納メモリ430はそれぞれ、本発明での「第1の記憶部」、「第2の記憶部」および「第3の記憶部」に対応し、加減算回路440は本発明での「演算回路」に対応する。また、図15,16のリアルタイム判定部50,50Hは、本発明での「判定部」に対応する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1,70 半導体集積回路、2,80 半導体試験装置、10 内部電源生成部、20 内部回路部、30,30A〜30H,300 Iddq測定部、40 制御回路、42 テストモード制御回路、101〜10n 内部電源生成回路、120〜12n,230 電流/電圧変換回路、201〜20n 内部回路、32 選択回路、34 差動増幅回路、36 測定回路、38 測定値格納メモリ、39 基準電圧生成回路、200 デバイス電源生成部、220 電源生成部、310 判定値格納レジスタ、312 比較器、314 NG検出ラッチ回路、340 オペアンプ、342 セレクタ、360 アナログマルチプレクサ、362 ADC、364 シリアル/パラレル変換回路、410 初回測定値格納レジスタ、420 初回差分値格納レジスタ、430 逐次差分値格納メモリ、440 加減算回路、460 逐次測定値格納メモリ、600 負荷。
Claims (8)
- 内部電源電圧を生成する電源回路と、
前記電源回路から前記内部電源電圧の供給を受ける内部回路と、
前記内部回路をサイクルごとに異なる論理状態に設定するとともに、前記内部回路を第1の論理状態に設定した後の前記内部回路の静止状態の電源電流である第1の静止電源電流と、前記内部回路を第2の論理状態に設定した後の前記内部回路の静止状態の電源電流である第2の静止電源電流との差分値を測定するための電流測定部とを備え、
前記電流測定部は、
前記第1および第2の静止電源電流を第1および第2の電圧にそれぞれ変換するための電流/電圧変換回路と、
前記電流/電圧変換回路の出力電圧と基準電圧との差分値を増幅する差動増幅回路と、
前記第1の電圧に基づいて前記基準電圧を生成する基準電圧生成回路と、
前記第1の電圧に対する前記差動増幅回路の出力電圧を、前記第1の電圧に対する前記基準電圧の誤差として保持する第1の記憶部と、
前記第2の電圧に対する前記差動増幅回路の出力電圧を保持する第2の記憶部とを含み、
前記第1の記憶部および前記第2の記憶部に格納された情報に基づいて前記第1の電圧および前記第2の電圧の差電圧が演算され、演算結果に基づいて前記内部回路の良否が判定される、半導体装置。 - 前記電流測定部は、
前記第1の記憶部および前記第2の記憶部に格納された情報に基づいて、前記第1の電圧および前記第の電圧の差電圧を演算する演算回路と、
前記演算回路の演算結果を保持する第3の記憶部とをさらに含む、請求項1に記載の半導体装置。 - 前記演算回路は、前記第1の電圧および前記第2の電圧の差電圧に基づいて、前記第2の静止電源電流を演算する、請求項2に記載の半導体装置。
- 前記差動増幅回路は、前記基準電圧の設定分解能、および、前記電流/電圧変換回路の出力電圧と前記基準電圧との差電圧に応じて利得を変更可能に構成される、請求項1から3のいずれか1項に記載の半導体装置。
- 前記電流/電圧変換回路の出力電圧および前記差動増幅回路の出力電圧をそれぞれデジタル値に変換するためのアナログ/デジタル変換器をさらに備え、
前記基準電圧生成回路は、前記電流/電圧変換回路の出力電圧のデジタル値を用いて前記基準電圧を生成する、請求項1から3のいずれか1項に記載の半導体装置。 - 前記電流測定部は、前記演算回路から与えられる前記第1の電圧および前記第2の電圧の差電圧に基づいて、サイクルごとに前記内部回路の良否を判定する判定部をさらに含む、請求項2に記載の半導体装置。
- 前記電流測定部は、前記差動増幅回路の出力電圧に基づいて、サイクルごとに前記内部回路の良否を判定する判定部をさらに含む、請求項2に記載の半導体装置。
- 半導体集積回路および前記半導体集積回路を試験する半導体試験装置からなる半導体試験システムであって、
前記半導体集積回路および前記半導体試験装置のいずれか一方は、
前記半導体集積回路の内部回路をサイクルごとに異なる論理状態に設定するとともに、前記内部回路を第1の論理状態に設定した後の前記内部回路の静止状態の電源電流である第1の静止電源電流と、前記内部回路を第2の論理状態に設定した後の前記内部回路の静止状態の電源電流である第2の静止電源電流との差分値を測定するための電流測定部を含み、
前記電流測定部は、
前記第1および第2の静止電源電流を第1および第2の電圧にそれぞれ変換するための電流/電圧変換回路と、
前記電流/電圧変換回路の出力電圧と基準電圧との差分値を増幅する差動増幅回路と、
前記第1の電圧に基づいて前記基準電圧を生成する基準電圧生成回路と、
前記第1の電圧に対する前記差動増幅回路の出力電圧を、前記第1の電圧に対する前記基準電圧の誤差として保持する第1の記憶部と、
前記第2の電圧に対する前記差動増幅回路の出力電圧を保持する第2の記憶部と、
前記第1の記憶部および前記第2の記憶部に格納された情報に基づいて前記第1の電圧および前記第2の電圧の差電圧を演算する演算手段とを含み、
前記半導体試験装置は、前記演算手段の演算結果に基づいて前記半導体集積回路の良否を判定する、半導体試験システム。
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