KR20050115246A

KR20050115246A - 전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조 및전력 공급 노이즈 결정 방법

Info

Publication number: KR20050115246A
Application number: KR1020057015613A
Authority: KR
Inventors: 바스퀘즈 요셉 리우스; 드 기베즈 요세 디 제이 파인다
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2003-02-25
Filing date: 2004-02-12
Publication date: 2005-12-07
Also published as: EP1599816A1; EP1599816B1; US20060190878A1; CN100483424C; US7886259B2; ATE375565T1; JP2006525700A; DE602004009413T2; DE602004009413D1; CN1754171A; WO2004077315A1

Abstract

본 발명은 전력 분배 네트워크의 전력 공급 노이즈를 결정하는 방법 및 회로 구조에 관한 것이다. 전력 공급 노이즈는 전력 분배 네트워크에 의해 전력 공급되는 지연 회로의 전파 지연을 측정함에 의해 결정되며, 측정 단계의 결과는 전력 공급 노이즈의 표시자로서 이용된다. 그에 의해, 관측 회로의 전력 분배 네트워크의 임의의 포인트에서 실시간 전력 공급 노이즈 모니터링이 실시될 수 있다.

Description

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조 및 전력 공급 노이즈 결정 방법{METHOD AND CIRCUIT ARRANGEMENT FOR DETERMINING POWER SUPPLY NOISE}

본 발명은 전력 분배 네트워크의 전력 공급 노이즈를 결정하는 방법 및 회로 구조에 관한 것으로, 특히, 전력 분배 네트워크를 포함하는 집적 회로상에 제공된 회로 구조에 관한 것이다.

고속 디지털 집적 회로(Integrated Circuit : IC)에서는, 특히, 전력 공급 노이즈(Power Supply Noise : PSN) 문제에 직면하고 있다. 최신 IC의 작동 속도 및 집적도는 그들의 복잡성으로 인해 접속 라인간에 신호 누화가 발생한다. PSN은 회로 스위칭 활동으로 인한 전력 공급 전압 및 접지 전위의 변동에 대응한다. 복잡성 및 집적도가 증가하면 공급 전압과 능동 회로를 분배하는 접속 라인들간의 전기적 상호 작용이 증가하게 된다. 결과적으로, 스위칭 활동 동안에 생성된 전류 스파이크(current spike)는 공급 라인의 전압 바운스(voltage bounce) 또는 전압 변동(voltage variation)으로 변환된다. 이에 따라 공급 전압이 일시적으로 감소하여 게이트 드라이브 세기를 감소시킴으로서, 게이트 지연이 증가되고 회로 성능이 저하된다. 이러한 문제는 현재 및 미래의 기술에서 이용되는 보다 높은 클록 주파수 및 보다 낮은 공급 전압에서 더욱 악화된다.

PSN은, 예를 들어, 온-칩 디커플링 커패시터를 포함하거나 전력 공급 및 접지 분배 와이어의 크기를 맞추는 것과 같이, PSN 감소를 위한 기술들을 조합하여 처리하는 것이 일반적이다. 또한, 민감한 회로를 노이즈 회로로 부터 이격시키는 기술은 잘 알려져 있다. 예를 들어, 문서 EP 0 771 073 A2호에는 집적 회로에 있어서 접지 전위 변동, 즉 접지 바운스를 제어하는 방법 및 장치가 개시되어 있다. 두가지의 개별적인 기술이 동시에 이용되어 그러한 접지 바운스 문제를 감소시킨다. 첫째로, 집적 회로상의 전력원 분산 라인 시스템, 즉, 전력원 버스와 외부 전력원 사이, 그리고 칩상의 접지 버스와 외부 접지 사이에 임피던스를 배치한다. 이것은, 칩의 전력 및 접지 리드의 접지 바운스 오실레이션을 효과적으로 위축시킨다. 두번째, 커패시턴스 노드를 가진 출력 버퍼의 전치 드라이브에 커패시턴스를 동적으로 부가한다. 그러나, 2000년 1월, VLSI 고안에 대한 13차 국제 회의의 회보의 168-173페이지에 개시된 S.Zhao등에 의한 "Estimation of Switching Noise on Power Supply Lines in Deep Sub-Micron CMOS Circuits"에 따르면, PSN은 여전히 고속 시스템에 대한 주요한 문제점이다. 가장 나쁜 경우의 스위칭 노이즈를 추정하여 VLSI(Very Large Scale Integration) 회로의 적절한 기능성을 보장하는 것이 필수적이다. 이러한 이유 때문에, 과도한 PSN이 있는지에 대한 정보를 획득하여 시스템 제어기가 정정 동작을 취할 수 있도록 하기 위하여 PSN의 온-라인 모니터링이 흥미있는 가능성을 제시한다. 그러한 모니터링은, 그 모니터링 회로가 접속되는 국부 전력 또는 접지 라인의 PSN을 그 회로내의 어느 위치에서든지 체크할 수 있도록, 배열되어야 한다. 또한, 그 모니터링 회로는 임의의 주어진 시간에 높은 시간 분해능으로 PSN을 체크할 수 있어야 하며, 공급 및 접지 라인상의 PSN에 민감해야 하는 반면, 그 모니터링 동작은 모니터링된 PSN에 의해 영향을 받지 않아야 한다.

도 1은 본 발명에 따른 PSN 측정 스킴과 대응하는 파형을 개략적으로 도시한 도면,

도 2는 본 발명에 따른 전위 트리거 회로를 가진 PSN 모니터링 회로와 대응하는 파형을 개략적으로 도시한 도면,

도 3은 바람직한 실시예에 따른 PSN 모니터링 회로의 개략적인 회로도,

도 4는 공급 전압과 게이트 전파 지역간의 관계를 나타내는 도면,

도 5는 바람직한 실시예에 따른 전위 조정 가능 트리거 회로와 출력 처리 회로를 가진 PSN 모니터링 회로도.

따라서, 본 발명의 목적은, 가요적인 실시간 PSN 모니터링이 가능하게 함으로서 개선된 PSN 결정 스킴을 제공하는데 있다.

이러한 목적은 청구항 제1항에 청구된 회로 구조 및 청구항 제15항에 청구된 PSN 결정 방법에 의해 달성된다.

따라서, PSN은 지연 회로의 전파 지연에 대해 미치는 그의 영향을 통해 측정된다. 그에 의해, 예를 들어 IC의 전력 분배 네트워크내의 어디에서든지 PSN의 실시간 모니터링이 가능하다. PSN은 전용 모니터링 회로의 전파 지연에 대해 미치는 그의 영향에 의해 간접적으로 측정된다. 전파 지연은 지연 회로의 공급 전압에 직접 좌우되며, PSN과 같은 임의의 또는 모든 변동을 포함한다. 공급 전압이 적어지면 전파 지연이 더 커지며, 또는 그의 반대 작용도 이루어진다. 그러므로, PSN으로 인한 임의의 악영향을 고려하기 위해, PSN으로 인한 공급 전압의 임의의 변동이 검출될 것이다. 이러한 제안된 해법에 의해, 예를 들어, IC상의 전력 분배 네트워크내의 어디에서든지, 실시간 PSN 모니터링, 미립자 PSN 모니터링, 보다 민감하고 정확한 PSN 모니터링을 할 수 있다. 또한, 다수의 모니터링 회로가 동시에 이용될 수 있다.

지연 측정 수단은 커패시터에 전류 공급을 접속시키는 스위칭 수단을 구비하며, 그 스위칭 수단은 측정 수단의 입력 신호 및 출력 신호에 의해 제어된다. 특히, 스위칭 수단은 입력 및 출력 신호에 의해 제어되어, 시간 지연동안에 커패시터의 충전 처리를 할 수 있게 하며, 출력 신호는 커패시터의 충전 전압으로 부터 도출된다. 따라서, 샘플 및 홀드 측정 기법이 제공될 수 있는데, 이때, 샘플 및 홀드 회로의 아날로그 출력 신호는 디지털화될 수 있고, 예를 들어 IC와 같은 관련 신호 처리 회로 또는 그의 일부가 반대작용을 개시하도록 동작가능하게 제어하는데 이용될 수 있다.

상술한 샘플 및 홀드 회로의 스위칭 수단은 입력 신호에 의해 제어되는 제 1 스위치와, 출력 신호에 의해 제어되는 제 2 스위치를 구비한다. 이 경우, 제 1 및 제 2 스위치는 전류 공급과 커패시터간의 직렬 접속으로 배열될 수 있다. 특히, 제 1 및 제 2 스위치는 트랜지스터 스위치를 구비한다. 그에 의해, 전체 샘플 및 홀드 회로는 커패시터를 가진 반도체 회로에 기초하여 구현될 수 있으며, IC상에서의 효과적인 집적화가 가능해진다.

측정 수단은 전력 분배 네트워크로 부터 전류 공급을 차단하는 버퍼 회로를 구비한다. 이 버퍼 회로는 스위칭 수단과 커패시터 수단을 구비하며, 스위칭 수단은 입력 신호의 제어를 받아 커패시터 수단을 전력 분배 네트워크의 공급 라인에 일시 접속시킨다. 이러한 구현은, 집적 회로로서의 버퍼 회로의 제공을 단순화시키고, 그 측정 프로세스를 PSN으로 부터 차단한다.

추가적으로, 클록 신호에 대한 기설정된 타이밍에 지연 측정 수단에 입력 신호를 공급하기 위한 트리거(trigger) 수단이 제공된다. 트리거 수단은 클록 신호를 지연시키는 다수의 지연 라인과, 선택 신호에 응답하여 지연 라인들중 한 지연 라인의 출력을 선택하는 선택 수단을 구비한다. 그러한 트리거 회로는 샘플링 시간을 변경하기 위한 메카니즘을 제공하며, 그에 의해 주어진 시간, 예를 들어, 최대 PSN이 생성될 때 PSN이 샘플링될 수 있게 된다. 선택을 변경함에 의해, 글로벌 클록 신호와 측정 수단의 입력 신호간에 차이나는 지연이 생성되어 최대 PSN 검출 값을 검색할 수 있게 된다.

지연 회로는 전력 공급 노이즈의 파형의 특성 시간보다 적어도 10배 작은 지연 시간만큼 입력 신호를 지연시키도록 배열된다. 이에 따라 적절한 샘플링이 가능하게 되는데, 그 이유는 PSN 모니터링 프로세스의 샘플링 기간이 PSN의 지속 기간보다 훨씬 작기 때문이다. 따라서, PSN 작용은 충분한 정확성을 가지고서 수집될 것이다.

또한, 과도 전력 공급 노이즈를 검출하기 위해 출력 신호를 처리하는 출력 처리회로가 제공될 수 있다. 이것은, 출력 신호와 기설정된 임계치를 비교하는 비교기에 의해 달성된다. 이러한 출력 처리는, PSN이 너무 큰지를 보고하기 위한, 사용하기 용이한 디지털 출력이 생성되는 장점을 제공한다.

측정 단계는 전력 분배 네트워크의 한 포인트에서 실행되거나 전력 분배 네트워크의 여러 포인트에서 실행된다. 또한, 측정 단계는 전력 분배 네트워크를 구비하는 동기화 집적 회로의 하나의 또는 다수의 기설정된 클록 사이클에서 실행되거나, 또는 그 회로의 각 클록 사이클에서 실행된다.

추가적인 수정은 종속 청구항에서 설명된다.

본 발명은 도면을 참조하고 바람직한 실시예에 기초하여 보다 상세히 설명될 것이다.

디지털 회로의 PSN의 실시간 모니터링을 위한 모니터링 회로에 기초하여 본 발명의 바람직한 실시예를 설명할 것이다. 모니터링 방안은 모니터링 회로의 지연에 미치는 그의 영향에 의해 PSN을 측정하는 것을 구비한다. 모니터링 회로는 가변하는 지연을 가변하는 전압으로 변환하며, 그 전압은 임계치와 비교되거나, 추후에 디지털 데이터로 변환될 수 있다. 모니터링 회로는 과도 PSN의 온-라인 테스트를 위해 이용되거나, 회로가 요구되는 PSN 사양을 충족하도록 동작 회로 파라메타를 변경하는 임의의 스킴에서 모니터링 부분으로서 이용될 수 있다.

도 1a는 바람직한 실시예에 따른 제안된 PSN 모니터링 회로를 개략적으로 나타낸 블럭도이다. PSN 모니터링 회로는 지역 블럭 또는 회로(10)와, 그 지연 회로(10)의 입력단과 출력단간의 전파 지연을 측정하는 지연 측정 회로(20)를 구비한다. 지연 회로(10)는 PSN이 측정될 디지털 회로의 전력 분배 네트워크의 전력 라인 V_DD과 접지 라인 V_SS에 접속된다. 측정 회로(20)는 전력 분배 네트워크로 부터 이격되거나 디커플링될 수 있는 그 자신의 전력 공급 라인V_Y를 가진다.

바람직한 실시예에 있어서, 지연 회로(10)는 지연값이 그의 유효한 공급 전압에 따라 좌우되는 지연 라인으로서 작용한다. 동기 시스템에 있어서, 회로 활동 및 그에 따른 PSN은 디지털 회로에서 이용되는 클록 신호에 의해 트리거된다. 따라서, 지연 회로(10)의 입력단은 디지털 회로의 클록 라인으로 부터 도출되는 입력 신호 IN을 공급받는다. 출력단에 있어서, 출력 신호 OUT는 지연 회로(10)의 전파 지연에 따라 좌우되는 지연에서 획득된다.

측정 회로(20)는 전류원(22)과 커패시터C_X 사이에서 직렬로 접속되는 스위치 S_IN과 S_OUT를 구비한다. 입력 신호 IN이 저레벨이거나 "0"일 경우, 입력 신호IN의 값에 의해 제어되는 스위치 S_IN은 개방되고, 출력 신호 OUT가 저레벨이거나 "0"일 경우, 출력 신호 OUT에 의해 제어되는 스위치 S_OUT는 단락된다. 이러한 초기 상황에서, 커패시터 C_X는 방전되며, 커패시터C_X에서의 전압 V_X는 0이다. 클록 신호의 상승 에지가 입력 신호IN의 상승 에지를 생성하고 스위치 S_IN이 단락됨으로서, 충전 전류 I가 커패시터 C_X로 흐르기 시작하며, 그에 의해 전압 V_X가 상승된다. 충전 전류 I는, 지연 회로(10)의 출력 신호 OUT가 고레벨 또는 "1"로 변경되어 스위치 S_OUT를 개방할 때 까지, 커패시터 C_X를 충전시킨다. 따라서, 커패시터 C_X에 의해 공급된 전체 충전은 지연 회로(10)의 전파 지연에 실질적으로 비례한다. 전파 지연이 지연 회로(10)에서 보여준 유효 공급 전압에 좌우되기 때문에, 설명된 샘플 기간의 종단에서의 전압 V_X도 공급 전압에 좌우된다. 전력 바운스 및 접지 바운스가 클록 에지의 직후에 생성되기 때문에, 전압 V_X는 이러한 전력 및 접지 바운스에 좌우될 것이다. 즉, 바운스 또는 변동이 강해지면 전파 지연이 길어지고 전압 V_X가 높아질 것이다.

도 1b는 공급 전압 V_DD와, 접지 전위 V_SS와, 입력 신호 IN과, 출력 신호 OUT 및 커패시터 전압 V_X 각각의 파형을 가진 시그널링 도면이다. PSN이 0이면, 가장 적은 전파 지연 td0 및 가장 적은 커패시터 전압 V_X가 관측된다. 중간 PSN값 PSN1에서, 중간 전파 지연td1 및 중간 커패시터 전압 V_X가 획득되고, 높은 PSN 값 PSN2에서 높은 전파 지연 td2 및 높은 커패시터 전압 V_X가 획득된다. 이러한 방식에 있어서, 커패시터 전압 V_X는, 모니터링 회로의 지연 회로(10)가 접속되는 포인트에서의 유효 공급 전압의 샘플이다. 도 1b에 도시된 본 예시에 있어서, PSN은 전력 라인 바운스 및 그와 동시에 접지 전위 바운스에 의해 생성되는데, 그 둘은 지연 회로(10)에서의 유효 공급 전압을 감소시킨다. 가장 높은 PSN 값 PSN2는 커패시터 전압 V_X의 표시된 변경△V_X를 발생시킨다.

샘플링 시간은, 전체 디지털 회로의 글로벌 클록 신호의 상승 에지와 밀접하게 관련있는 입력 신호IN에서 상승 에지가 생성되는 시점에 대응한다. 이러한 샘플링 시간을 변경함으로써, 다른 시간에 커패시터 전압 V_X의 샘플이 획득될 수 있으며, 그에 의해 전체 클록 사이클내에서의 PSN이 체크된다.

상이한 크기의 다수의 전류 스파이크가 전체 디지털 회로를 따르는 클록 에지내에서 및 그 에지 후에 관측되기 때문에, 공급 전압 및 접지 전위의 파형이 매우 복잡하다는 것이 잘 알려져 있다. 또한, 전력 및 접지 라인은 분배형 RLC 네트워크로서 작용하고, 디지털 회로의 비 능동 게이트는 손실 커패시터의 네트워크로서 작용한다. 공급 및 접지 파형상에 생성된 전류 스파이크는, 시간 및 공간적으로 전개되는 복잡한 파형을 생성하는 이러한 복잡한 분배형 소자 메쉬(mesh)를 여기시킨다. 정확한 파형은 전류 분배, RLC 파라메타 및 디지털 회로의 레이아웃에 좌우되며, 그에 따라 일반적으로 각 클록 주기마다 다르다. 이러한 다이버시티를 처리하기 위해, PSN 모니터링 회로는 시간 분해능이 PSN 파형에 적합화되도록 할 필요가 있다.

PSN 모니터링 회로의 샘플링 기간, 즉, 도 1a의 지연 회로(10)의 지연은, 적절한 작용을 위해, PSN 파형의 지속 기간보다 훨씬 작아야 한다. PSN의 특성 시간이 PSN 모니터링 회로의 샘플 기간의 대략 10배를 초과하면, PSN 작용이 충분한 정확도로 수집될 것이다. PSN 파형의 특성 시간은, 디지털 회로의 로직 심연(logic deep)을 식별함으로서, 20 내지 30 범주 내일 수 있는 특성 시간으로서 추정될 수 있다. PSN 파형의 특성 시간의 추정에 관한 추가적인 정보는 1990년, Reading, MA Addisson-Wesley의 H.Bakoglu에 의한 "Circuits, Interconnections and Packaging for VLSI"에 설명되어 있다. PSN 모니터링 회로가 대략 2 내지 3의 게이트 지연 범주와 등가인 샘플 기간을 가지면, PSN 파형의 관심 특징을 포획할 수 있을 것이다. 이것은, 제안된 PSN 모니터링 회로에서의 경우로서, 그에 따라 큰 에러없이, 지연 회로(10)의 입력단에서 출력단으로의 입력 신호 IN의 전파동안에 전력 공급 전압 V_DD이 일정한 것으로 간주될 수 있다고 추정될 수 있다.

도 2a는 도 1에 도시된 모니터링 회로(100)와 입력 신호IN의 타이밍을 조정하는 전위 트리거 회로(preceding trigger circuit)(30)를 구비한 회로 구조의 블럭도이다. 도 2에 나타난 바와 같이, 트리거 회로(30)의 입력 단말은 클록 신호 CK를 공급하는 클록 라인(40)에 연결되며, 그로 부터 입력 신호 IN이 도출된다. 도 2b는 클록 신호 CK와, 모니터링 회로(100)의 입력 신호IN 및 그의 출력 신호OUT와, 공급 전압 V_DD 및 접지 전위 V_SS의 파형을 도시한다. 도 2b의 점선은 샘플 기간의 시작 시간과 종료 시간, 즉 전파 지연td를 나타낸다. 전파 지연td가 충분히 작게 선택되면, 지연 회로(10)가 인식하는 유효 공급 전압 V_DDeff는 고정적인 것으로 간주될 수 있다.

도 3은 바람직한 실시예에 따른 PSN 모니터링 회로의 개략적인 회로도이다. 도 3에 있어서, 지연 회로(10)는, 입력 신호가 NOR 게이트(14)를 통해 공급되는 3개의 인버터 회로(12)로 구성되며, NOR 게이트는 필요한 경우에 모니터링 회로를 접속 해제시키거나 테스트하기 위한 제어 게이트로서 작용한다. 따라서, 인버터 지연 라인으로 클록 신호 CK를 공급하는 것은 NOR 게이트(14)의 다른 입력에 있는 제어 신호 CTL에 제공되는 논리 레벨에 의해 제어될 수 있다. 또한, 클록 신호 CK는 전력 공급 라인V_DD와 버퍼 커패시터C_Y간에 접속을 제공하는 CMOS 트랜지스터 MP1의 반전 게이트단에 공급되며, 버퍼 커패시터C_Y로 부터 PSN 측정 커패시터 C_X에 대한 충전 전류가 공급된다. 따라서, 트랜지스터 MP1은, 버퍼 커패시터C_Y를 전력 공급받는 라인 V_DD와 접속시키거나 그로 부터 접속 해제시키는 스위치로서 작용한다. 버퍼 커패시터 CY는, 샘플링 처리 동안에 그의 전압V_Y를 실질적으로 일정하게 유지하기 위해 충분히 커야 하며, 그에 따라 PSN에 기인한 전력 공급 변동의 영향으로 부터 측정 커패시터 C_X에 공급된 전류가 차단된다. 직렬 CMOS 트랜지스터 MP2 및 MP3은 도 1a의 스위치 S_IN 및 S_OUT 에 대응하며, 측정 커패시터 C_X의 충전 시간을 결정한다. 도 3의 회로도에 나타난 바와 같이, CMOS 트랜지스터 MP1 내지 MP3은 p-채널 CMOS 트랜지스터이다.

또한, n-채널 CMOS 트랜지스터 MN1은 측정 커패시터 C_X에 병렬로 연결되며, 인버터 지연 라인의 입력 신호 IN에 의해 제어되어, 입력 신호 IN이 저 레벨 또는 "0"일 때, 측정 커패시터 C_X를 방전시킨다. 그에 의해 측정 전압 V_X의 초기 리셋이 보장될 수 있다.

도 3의 PSN 모니터링 회로는 다음과 같이 동작한다. NOR 게이트(14)에 의해 공급된 클록 신호 CK는 CMOS 트랜지스터 MP1을 저 레벨 상태로 단락시켜, 전력 공급 전압 V_DD까지 버퍼 커패시터 C_Y를 충전시킨다. 제어 신호 CTRL이 저 레벨이면, 클록 신호 CK의 변경이 인버터 지연 라인의 입력에 전달되어, n 채널 트랜지스터 MN1을 개방시키고 p-채널 트랜지스터 MP3를 단락시키는 저 레벨로 입력 신호 IN을 설정하고, 그에 의해 측정 커패시터 C_X의 충전 프로세스가 개시된다. 이러한 충전 프로세스는, 입력 신호의 하강 에지가 인버터 지연 라인의 출력에 도달하였을 때 그 입력 신호의 상승 에지가 상부 p-채널 트랜지스터 MP2를 단락시켜 충전 프로세스를 중단시킬 때 까지 계속된다. 측정 커패시터 C_X에서 생성된 전압 V_X는 인버터 지연 라인의 전파 지연에 대응하며, 그 다음 샘플링 시간에서의 전원 공급 전압 V_DD에 대응한다. PSN은 인버터 지연 라인의 트랜지스터 소자의 게이트에 제공된 유효 공급 전압을 감소시키고, 결과적으로 전파 지연을 증가시킨다.

도 4의 실선은 개시된 3개의 인버터(12) 체인에 대한 상대적인 값 V_DDr 및 tddr로서 공급 전압 V_DD와 전파 지연 td간의 관계를 나타낸다.

이러한 관계는, 1990년 4월 IEEE Journal of Solid State Circuit의 584-593 페이지의 Takayasu Sakurai에 의한 "αPower Law MOSFET Model and its Applications to CMOS Inverter Delay and Other Formulas"에 정의된 아래의 수학식 1에 나타나 있다.

여기에서, K는 비례 상수를 나타내고, V_TH는 트랜지스터 임계 전압을 나타내며, α는 파라메타 모델링 속도 포화 및 2차 영향을 나타낸다. 3 인버터 지연 라인의 시뮬레이션에 의한 최선의 적합값은 예시적인 값 K=1.92×10^-11 및 α=1.37이었다. 도 4에 있어서, 점선은 수학식 1의 결과로서 도출된 것이고, 실선은 시뮬레이션으로 부터 획득되었다.

전력 공급 전압 V_DD에 대한 전파 지연 td의 도함수를 취하면, 아래의 수학식 2가 획득될 수 있다.

상기 값 α와, 임계 전압 V_TH의 공칭값 및 대략적인 공칭 전력 공급 전압 V_DD의 경우, 이 수학식의 계산 결과는 "-1"이다. 이것은, 예를 들어, 공급 전압 V_DD가 5% 감소하면, 전파 지연이 5% 증가함을 의미하는 것으로, 도 4에 도시된 곡선 기울기가 공급 전압 V_DD의 대략적인 공칭 전압에서 실질적으로 일정함을 의미한다. 그러나, 공급 전압 V_DD의 감소가 보다 커지면, 기울기는 커지게 되고, 공급 전압 V_DD의 변경과 전파 지연 변경간의 선형적인 종속성이 더이상 유효하지 않게 된다.

한편, 커패시터 전압 V_X는 1차 근사치로서 아래의 수학식에 의해 도출된다.

여기에서, I₀는 커패시터 C_X의 충전 기간동안 스위칭 트랜지스터 MP2 및 MP3에 의해 공급된 전류 I의 평균값을 나타낸다. 이러한 평균 전류는, 커패시터 전압 V_X의 변경이 충분히 작다면, 그 변경과 무관하게 된다.

수학식 1을 수학식 3에 대입하고, 전력 공급 전압 V_DD에 대한 도함수를 취하면, 아래의 수학식 4가 획득된다.

이 수학식 4는 수학식 2와 동일하다. 이것은, 공급 전압 V_DD의 하강 또는 강하가 충분히 작으면, 커패시터 전압 V_X의 변경이 전력 공급 전압 V_DD의 변경과 비례할 것임을 의미한다.

상술한 모니터링 회로(100)는 주어진 시간에 PSN을 샘플링한다. 그러나, 최대 PSN이 생성되는 정확한 타이밍을 미리 알지는 못한다. 이러한 이유 때문에, 샘플링 시간을 변경하기 위한 메카니즘이 필요하다.

도 5는 전위 트리거 회로(30)와 추가적인 출력 처리 회로(60)를 가진 PSN 모니터링 회로(100)를 나타내는 개략적인 블럭도이다. 도 5에는 트리거 회로(30)의 특정예가 도시되는데, 그 예에서는, 다수의 인버터 기반 지연 라인(34)이 PSN 모니터링 회로(100)에 제공되는 글로벌 클록 신호 CK와 국부 클록간에 다른 지연을 생성한다. 고 레벨 제어기에 의해 공급될 수 있는 제어 또는 선택 신호 SEL은, 주어진 시간에 PSN을 검사하기 위해 지연 라인들(34)중 한 라인을 선택하는데 이용된다. 다른 지연을 가진 국부 클록 신호의 선택은 다중화 회로(32)에 의해 실행될 수 있으며, 다중화 회로(32)는 선택 신호 SEL에 의해 제어된다. 따라서, PSN 모니터링 회로(100)의 공급된 국부 제어 신호의 에지의 타이밍은 지연 라인(34)의 선택에 기초하여 최대 PSN이 발생되는 기설정된 타이밍으로 시프트될 수 있다.

PSN 모니터링 회로(100)의 출력은 커패시터 C_X에서의 아날로그 전압 V_X에 대응한다. 신호 무결성 환경에서는, 과도한 PSN, 즉 측정된 PSN이 너무 높은지를 보고하는 디지털 출력을 획득하기가 편리하다. 이러한 이유 때문에, 소정 유형의 아날로그/디지털 변환이 요구된다. 전압 V_X가 커패시터 C_X내에 저장되기 때문에, 출력 처리 회로(60)의 획득 시간 및 처리 시간이 디커플링될 수 있다.

모든 클록 사이클에서의 공급 라인의 전압 강하 또는 하강을 측정할 필요가 있는 경우에, 출력 처리 회로(60)에서 단순하고 빠른 비교가 필요하게 된다. 이것은, 출력 전압 V_X와 기설정된 출력 임계값을 비교하여 통과 또는 실패 신호를 획득하는 고속 비교기(62)를 제공함에 의해 달성된다. 이 경우, 제어 신호 CTRL은 모니터링 회로(100)에서 PSN 측정 처리를 할 수 있도록 항상 "0"이어야 한다.

시간 요건이 매우 엄격한 것이 아니라면, PSN 모니터링은 목표 또는 원하는 클록 사이클동안의 제어 신호 CTRL의 활성화에 의해 결정되는 주어진 또는 기 설정된 클록 사이클내에서만 실행될 수 있으며, 이후에는 고 레벨 또는 "1"을 유지한다.

이 경우, 전압 V_X는 비교적 긴 시간동안에 커패시터 C_X에 저장되고, 출력 처리 회로(60)내의 보다 정교하고 느리지만 정확한 아날로그-디지털 변환기 또는 비교기(62)에 의해 처리될 수 있다. 비교기(62)에 의해 이용되는 출력 임계값은 개별적으로 과도 PSN에 대한 요건에 기초하여 설정될 수 있다.

추가적으로, 출력 처리 회로(60)는 디지털 출력으로 부터 전압 V_X를 더욱 이격시키고 제 1 인버터 또는 비교기(62)에 포지티브 피드백을 제공하여, 전압 V_X가 비교기 임계치와 거의 비슷하게 될 때 생성되는 원치않은 후방 밀러 효과를 피하는 제 2 인버터(64)를 구비한다. 또한, 포지티브 피드백은 비교기(62)의 속도를 증가시킨다. 따라서, 피딩(feeding) 커패시터 C_f는 출력 처리 회로(60)의 아날로그 입력과 출력 사이에 제공될 수 있다.

도 3의 회로도의 예시적인 구현에 있어서, CMOS 트랜지스터의 폭은 1㎛로 설정되었으며, 직렬 트랜지스터 MP2 및 MP3의 폭은 0.35㎛로 설정되었고, n-채널 트랜지스터 MN1은 0.12㎛의 폭을 갖도록 선택되었다. 또한, 측정 커패시터 C_X의 값은, 비교기(62)가 이용되는 경우에는, 3.7fF로 설정되고, 비교기(62)가 이용되지 않은 경우에는, 5fF로 설정되었다. 버퍼 커패시터 C_Y는 1pF의 커패시턴스를 가진다. 최종적으로, 피딩 커패시터 C_f는 0.5fF의 커패시티(capacity)를 가진다. 상술한 도면은 특정 집적 회로에 대한 예시적인 도면으로서만 도시된 것으로 특정 응용에 기초하여 넓은 범주내에서 가변될 수 있음을 알아야 한다. 상술한 특정 회로 파라메타의 경우, PSN 모니터링 회로(100)의 샘플링 기간은 약 100ps로 설정될 수 있다.

요약하면, 상술한 PSN 모니터링 회로(100)는 심연 서브 미크론(deep sub-micron) 기술에 적합하며, 회로내의 어느곳에라도 배치되어 모니터링 회로가 접속되는 국부 파워 및/또는 접지 라인의 PSN을 체크할 수 있다. 또한, 그것은 집적화를 위한 표준 셀로서 고안될 수 있다. 시간 분해능은 공급 및 접지 라인에 있어서의 최신 회로의 PSN의 주요 특징을 수집하기에 충분할 정도로 높게 설정될 수 있다. 모니터링 회로(100)의 출력은 PSN으로 부터 이격될 수 있는데, 그 이유는 그것이 국부적으로 생성되고 이격된 전력 공급을 이용하기 때문이다. 출력 신호는 출력의 처리 시간으로 부터 샘플링 시간을 디커플링할 수 있게 하는 커패시터 C_X의 충전에 기초한다. 고 레벨 제어기는, 대응하는 제어 가능 트리거 회로를 제공함에 의해 샘플링 시간을 쉽게 변경할 수 있다. 또한, 제어 신호 CTRL에 대한 제어 입력은 PSN 측정에 대한 원하는 클록 사이클을 선택할 수 있게 한다. 모니터링 회로(100)가 라인 상의 과도 PSN 여부를 검출할 수 있기 때문에, 그 회로는 모니터링 출력에 기초하여 동작 회로 파라메타를 변경하고, 그에 의해 그 회로가 PSN 사양을 따르도록 임의의 PSN 제어 스킴에서 이용될 수 있다.

본 발명은 상술한 바람직할 실시예에 국한되는 것이 아니라 다양한 방식으로 변경될 수 있음을 알아야 한다. 예를 들어, 도 1(a)의 스위치 S_IN 및 S_OUT의 구조 및 구현은, 전파 지연동안 커패시터 C_X의 원하는 로딩을 획득하기 위해 알기 쉬운 방식으로 변경될 수 있다. 임의 유형의 제어 가능 반도체 스위치 또는 다른 제어 가능 스위치가 이용될 수 있다. 동일한 것을 다른 스위칭 트랜지스터 MP1 및 MN1에 적용된다. 도 5의 트리거 회로(30)는 카운터 회로, 타이머 회로, 플립 플롭 회로, 및/또는 모노스테이블 회로(monostable circuit)에 기초한 디지털 지연 회로로 대체될 수 있다. 또한, 대안적인 디지털 회로가 공급 전압 V_DD에 따라 전파 지연을 제공하는 경우에, 동일한 것이 지연 회로(10)에 제공된다. 따라서, 바람직한 구현은 첨부된 특허청구범위의 범주내에서 변경될 수 있다.

Claims

전력 분배 네트워크의 전력 공급 노이즈를 결정하는 회로 구조로써:

상기 전력 분배 네트워크의 적어도 하나의 공급 라인에 접속된 지연 회로(10)와;

상기 지연 회로(10)에 공급된 입력 신호와 상기 입력 신호에 응답하여 상기 지연 회로(10)의 출력에서 획득된 출력 신호간의 시간 지연을 측정하는 지연 측정 수단(20); 및

상기 측정된 시간 지연에 대응하는 신호를 출력하는 출력 수단을 포함하는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 1 항에 있어서,

상기 지연 측정 수단(20)은 전류 공급(22)을 커패시터(C_X)에 연결하되, 상기 입력 신호 및 상기 출력 신호에 의해 제어되는 스위칭 수단(S_IN, S_OUT)을 구비하는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 2 항에 있어서,

상기 스위칭 수단(S_IN, S_OUT)은 상기 입력 및 출력 신호에 의해 제어되어, 상기 시간 지연 동안에 상기 커패시터(C_X)의 충전 처리가 가능하게 되도록 하고, 상기 출력 신호는 상기 커패시터(C_X)의 충전 전압으로부터 도출되는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 2 항 또는 제 3 항에 있어서,

상기 스위칭 수단은 상기 입력 신호에 의해 제어되는 제 1 스위치(S_IN)와 상기 출력 신호에 의해 제어되는 제 2 스위치(S_OUT)를 구비하는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 4 항에 있어서,

상기 제 1 및 제 2 스위치(S_IN, S_OUT)는 상기 전류 공급(22)과 상기 커패시터(C_X) 간에 직렬 접속으로 배열되는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 4 항 또는 제 5 항에 있어서,

상기 제 1 및 제 2 스위치는 트랜지스터 스위치(MP2,MP3)를 구비하는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 2 항 내지 제 6 항중 어느 한 항에 있어서,

상기 측정 수단(20)은 상기 전력 분배 네트워크로부터 상기 전류 공급을 이격시키는 버퍼 회로(MP1,C_Y)를 구비하는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 7 항에 있어서,

상기 버퍼 회로는 스위칭 수단(MP1)과 커패시터 수단(C_Y)을 구비하고, 상기 스위칭 수단(MP1)은 상기 입력 신호에 의해 제어되어 상기 커패시터 수단(C_Y)을 상기 전력 분배 네트워크의 공급 라인에 일시 접속시키는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 1 항 내지 제 8 항중 어느 한 항에 있어서,

클록 신호에 대해 기설정된 타이밍에 상기 지연 측정 수단(20)에 상기 입력 신호를 공급하는 트리거 수단(30)을 더 구비하는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 9 항에 있어서,

상기 트리거 수단(30)은 상기 클록 신호를 지연시키는 다수의 지연 라인(34)과, 선택 신호에 응답하여 상기 지연 라인(34)의 출력을 선택하는 선택 수단(32)을 구비하는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 1 항 내지 제 10 항중 어느 한 항에 있어서,

상기 지연 회로는 상기 전력 공급 노이즈의 파형의 특성 시간보다 적어도 10 배 낮은 지연 시간까지 상기 입력 신호를 지연시키도록 배열되는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 1 항 내지 제 11 항중 어느 한 항에 있어서,

과도 전력 공급 노이즈를 검출하도록 상기 출력 신호를 처리하는 출력 처리 회로(60)를 더 구비하는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 12 항에 있어서,

상기 출력 처리 회로는 기설정된 임계치와 상기 출력 신호를 비교하는 비교기(62)를 구비하는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
제 1 항 내지 제 13 항중 어느 한 항에 있어서,

상기 회로 구조는 상기 전력 분배 회로를 구비하는 집적 회로상에 모놀리식(monolithic)으로 배열되는

전력 분배 네트워크의 전력 공급 노이즈 결정 회로 구조.
전력 분배 네트워크의 전력 공급 노이즈를 결정하는 방법으로써:

상기 전력 분배 회로에 의해 전력 공급된 지연 회로(10)의 전파 지연을 측정하는 단계와;

상기 측정 단계의 결과를 상기 전력 공급 노이즈의 표시자로서 이용하는 단계를 포함하는

전력 분배 네트워크의 전력 공급 노이즈 결정 방법.
제 15 항에 있어서,

상기 측정 단계는 상기 전파 지연동안 커패시터(C_X)를 로딩하는 단계와, 상기 커패시터(C_X)의 충전을 상기 측정 결과로서 이용하는 단계를 구비하는

전력 분배 네트워크의 전력 공급 노이즈 결정 방법.
제 15 항 또는 제 16 항에 있어서,

상기 측정 단계는 상기 전력 분배 네트워크이 한 포인트에서 실행되는

전력 분배 네트워크의 전력 공급 노이즈 결정 방법.
제 15 항 또는 제 16 항에 있어서,

상기 측정 단계는 상기 전력 분배 네트워크의 다수 포인트에서 실행되는

전력 분배 네트워크의 전력 공급 노이즈 결정 방법.
제 15 항 내지 제 18 항중 어느 한 항에 있어서,

상기 측정 단계는 상기 전력 분배 네트워크를 구비하는 동기 집적 회로의 기설정된 클록 사이클내에서 실행되는

전력 분배 네트워크의 전력 공급 노이즈 결정 방법.
제 15 항 내지 제 18 항중 어느 한 항에 있어서,

상기 측정 단계는 상기 전력 분배 네트워크를 구비하는 동기 집적 회로의 각 클록 사이클내에서 실행되는

전력 분배 네트워크의 전력 공급 노이즈 결정 방법.