JP4641643B2 - 遅延回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はクロック回路と、該クロック回路の出力を使用し所望の遅延時間を発生するカウンタ回路を備える遅延回路に関するものである。
【０００２】
【従来の技術】
従来の遅延回路の一例を、図７を元に説明する。
【０００３】
遅延回路１０１の入力信号は、クロック回路１０２の入力となり、クロック回路１０２は入力信号が入った時点から、出力信号として一定周期の矩形波を出力する。カウンタ回路１０３の入力信号は、クロック回路１０２の出力信号であり、カウンタ回路１０３は、入力信号がハイレベルからローレベル、または、ローレベルからハイレベルになったことを検知して、入力信号である矩形波の波数が一定数になるとハイレベルの出力信号を出力する。
【０００４】
ＡＮＤ回路１０７は、遅延回路１０１の入力信号とカウンタ回路１０３の出力信号がどちらもハイレベルになったことを検知して、遅延回路１０１の出力信号を出力する。
【０００５】
このため、遅延回路１０１の遅延時間は、図８に示すようにカウンタ回路１０３の検出波数×クロック回路１０２出力信号周期−（１）
となる。
【０００６】
【発明が解決しようとする課題】
上記遅延回路では、遅延時間のテストのため、測定用端子２０１をクロック回路１０２の出力とカウンタ回路１０３の入力の間に設け、クロック回路１０２の出力信号の周期を測定したり、クロック回路１０２の周期よりも短い周期の矩形波を入力し、遅延回路１０１の遅延時間を短くしテストを行う場合があった。
しかしながら、上記回路構成にした場合、以下のような問題があった。
【０００７】
この遅延回路を使用する場合に、測定用端子２０１が電源電圧（以下ＶＤＤと記述する）、またはグランド電位（以下ＶＳＳと記述する）に短絡されるとカウンタ回路１０３の入力信号がハイレベルからローレベル、または、ローレベルからハイレベルに変化しない為、カウンタ回路１０３は出力信号を出力せず、遅延回路２０１は正常に働かず、出力信号を出力することが出来なくなってしまう。
【０００８】
保護や安全性向上のために設けられた回路では、故障が発生した場合でも何らかの保護が働く‘フェイルセーフ’となっていなければならない。遅延回路の場合には、遅延時間が規定の値でなくとも出力電圧が反転して、外部に信号を送出することが要求される。
【０００９】
【課題を解決するための手段】
測定用端子電圧が一定の時間以上所定の電圧範囲外になったことを検出する電圧検出回路を追加する。
【００１０】
【発明の実施の形態】
図１を元に本発明の遅延回路について説明する。
【００１１】
遅延回路１０１の入力信号は、クロック回路１０２の入力となり、クロック回路１０２は入力信号が入った時点から、出力信号として一定周期の矩形波を出力する。
【００１２】
カウンタ回路１０３の入力信号は、クロック回路１０２の出力信号であり、カウンタ回路１０３は、入力信号がハイレベルからローレベル、または、ローレベルからハイレベルになったことを検知して、入力信号である矩形波の波数が一定数になると出力信号を出力する。
【００１３】
電圧検出コンパレータ１１１は、測定用端子２０１の電圧が基準電圧１２２の電圧値よりも低くなったことを検知し出力レベルをローレベルからハイレベルへ反転させる。
【００１４】
内部遅延回路１０５は、電圧検出コンパレータ１１１の出力を入力信号として、設定された遅延時間の後、出力信号を出力する。遅延時間は、クロック回路１０２の出力する矩形波の出力信号のローレベルの期間よりも長く設定されている。
電圧検出コンパレータ１１０は、測定用端子２０１の電圧が （ＶＤＤ−基準電圧１２１の電圧値） よりも高くなったことを検知し出力レベルをローレベルからハイレベルへ反転させる。
【００１５】
内部遅延回路１０４は、電圧検出コンパレータ１１０の出力を入力信号として、設定された遅延時間の後、出力信号を出力する。遅延時間１０１は、クロック回路１０２の出力する矩形波の出力信号のハイレベルの期間よりも長く設定されている。
【００１６】
ＯＲ回路１０６は内部遅延回路１０４、１０５とカウンタ回路１０３の出力のいずれかが反転したことを検知し出力信号を出力する。
【００１７】
ＡＮＤ回路１０７は、遅延回路１０１の入力信号とＯＲ回路１０６の出力信号がどちらもハイレベルになったことを検知して、遅延回路１０１の出力信号を出力する。
【００１８】
まず測定用端子２０１が開放されている場合について図２をもとに説明する。
遅延回路１０１に入力信号が入力されると、クロック回路１０２は入力信号が入った時点から、出力信号として一定周期の矩形波を出力する。測定用端子２０１が開放されているため、測定用端子電圧は、一定周期でハイレベルとローレベルを繰り返す。
【００１９】
矩形波のローレベル期間内に測定用端子２０１電圧が基準電圧１２２の電圧値よりも低くなると、電圧検出コンパレータ１１１の出力信号はローレベルからハイレベルに反転する。しかし矩形波のローレベルの期間は内部遅延回路１０５の遅延時間よりも短い為、内部遅延回路１０５の出力が反転する前に、コンパレータ１１１の出力レベルがハイレベルからローレベルに反転し、内部遅延回路１０５の出力はローレベルのままである。
【００２０】
矩形波のハイレベル期間内に測定用端子２０１電圧が（ＶＤＤ−基準電圧１２１の電圧値）の電圧値よりも高くなると、電圧検出コンパレータ１１０の出力信号はローレベルからハイレベルに反転する。しかし矩形波のハイレベルの期間は内部遅延回路１０４の遅延時間よりも短い為、内部遅延回路１０４の出力が反転する前に、コンパレータ１１０の出力レベルがハイレベルからローレベルに反転し、内部遅延回路１０４の出力はローレベルのままである。
【００２１】
ＯＲ回路１０６の出力はカウンタ回路１０３の出力がハイレベルになるまで反転しない。ＡＮＤ回路１０７は、遅延回路１０１の入力信号とＯＲ回路１０６の出力信号がどちらもハイレベルになるまで、遅延回路１０１の出力信号を出力しないため遅延回路１０１の遅延時間は（１）式で表される時間となる。
外来要因で測定用端子２０１がＶＤＤと短絡された様な場合を図３に基づいて説明する。この様な状態では、電圧検出コンパレータ１１０の出力信号はローレベルからハイレベルに反転する。内部遅延回路１０４の出力は内部遅延時間aの後、ローレベルからハイレベルに反転する。ＯＲ回路１０６の出力が反転し、ＡＮＤ回路１０７は出力を反転させる。
【００２２】
これにより遅延回路１０１は内部遅延回路１０４で設定された遅延時間で出力を反転させる。
【００２３】
外来要因で測定用端子２０１がＶＳＳと短絡された様な場合を図４に基づいて説明する。この様な状態では、電圧検出コンパレータ１１１の出力信号はローレベルからハイレベルに反転する。内部遅延回路１０５の出力は内部遅延時間の後、ローレベルからハイレベルに反転する。ＯＲ回路１０６の出力が反転し、ＡＮＤ回路１０７は、遅延回路１０１の出力信号を出力する為、出力遅延回路１０１は遅延時間ｂで出力を反転させる。
【００２４】
このように、本発明の遅延回路１０１は、測定用端子２０１がＶＤＤ、ＶＳＳと短絡された場合でも、内部遅延回路１０４、１０５で設定された遅延時間で出力を反転する。
【００２５】
また本発明は、図５のように、ハイレベル側の電圧検出コンパレータ１１０のみでも構成可能である。また同じように、図６のように、ローレベル側の電圧検出コンパレータ１１１のみでも構成可能である。
【００２６】
【発明の効果】
本発明は、遅延回路の測定用端子がＶＤＤまたはＶＳＳに短絡された場合でも、内部遅延回路で設定される遅延時間で確実に出力を反転させる事を可能とする。
【図面の簡単な説明】
【図１】本発明の遅延回路の回路ブロックを示した説明図である。
【図２】本発明の出力信号を示した説明図である。
【図３】本発明の出力信号を示した説明図である。
【図４】本発明の出力信号を示した説明図である。
【図５】本発明の別の実施例を示した説明図である。
【図６】本発明の別の実施例を示した説明図である。
【図７】従来の遅延回路の実施例を示した説明図である。
【図８】従来の遅延回路の出力信号を示した説明図である。
【符号の説明】
１０１・・・遅延回路
１０２・・・クロック回路
１０３・・・カウンタ回路
１０４、１０５・・・内部遅延回路
１０６・・・ＯＲ回路
１０７・・・ＡＮＤ回路
１１０、１１１・・・電圧検出コンパレータ
１２1、１２２・・・基準電圧
２０１・・・測定用端子
【発明の属する技術分野】
本発明はクロック回路と、該クロック回路の出力を使用し所望の遅延時間を発生するカウンタ回路を備える遅延回路に関するものである。
【０００２】
【従来の技術】
従来の遅延回路の一例を、図７を元に説明する。
【０００３】
遅延回路１０１の入力信号は、クロック回路１０２の入力となり、クロック回路１０２は入力信号が入った時点から、出力信号として一定周期の矩形波を出力する。カウンタ回路１０３の入力信号は、クロック回路１０２の出力信号であり、カウンタ回路１０３は、入力信号がハイレベルからローレベル、または、ローレベルからハイレベルになったことを検知して、入力信号である矩形波の波数が一定数になるとハイレベルの出力信号を出力する。
【０００４】
ＡＮＤ回路１０７は、遅延回路１０１の入力信号とカウンタ回路１０３の出力信号がどちらもハイレベルになったことを検知して、遅延回路１０１の出力信号を出力する。
【０００５】
このため、遅延回路１０１の遅延時間は、図８に示すようにカウンタ回路１０３の検出波数×クロック回路１０２出力信号周期−（１）
となる。
【０００６】
【発明が解決しようとする課題】
上記遅延回路では、遅延時間のテストのため、測定用端子２０１をクロック回路１０２の出力とカウンタ回路１０３の入力の間に設け、クロック回路１０２の出力信号の周期を測定したり、クロック回路１０２の周期よりも短い周期の矩形波を入力し、遅延回路１０１の遅延時間を短くしテストを行う場合があった。
しかしながら、上記回路構成にした場合、以下のような問題があった。
【０００７】
この遅延回路を使用する場合に、測定用端子２０１が電源電圧（以下ＶＤＤと記述する）、またはグランド電位（以下ＶＳＳと記述する）に短絡されるとカウンタ回路１０３の入力信号がハイレベルからローレベル、または、ローレベルからハイレベルに変化しない為、カウンタ回路１０３は出力信号を出力せず、遅延回路２０１は正常に働かず、出力信号を出力することが出来なくなってしまう。
【０００８】
保護や安全性向上のために設けられた回路では、故障が発生した場合でも何らかの保護が働く‘フェイルセーフ’となっていなければならない。遅延回路の場合には、遅延時間が規定の値でなくとも出力電圧が反転して、外部に信号を送出することが要求される。
【０００９】
【課題を解決するための手段】
測定用端子電圧が一定の時間以上所定の電圧範囲外になったことを検出する電圧検出回路を追加する。
【００１０】
【発明の実施の形態】
図１を元に本発明の遅延回路について説明する。
【００１１】
遅延回路１０１の入力信号は、クロック回路１０２の入力となり、クロック回路１０２は入力信号が入った時点から、出力信号として一定周期の矩形波を出力する。
【００１２】
カウンタ回路１０３の入力信号は、クロック回路１０２の出力信号であり、カウンタ回路１０３は、入力信号がハイレベルからローレベル、または、ローレベルからハイレベルになったことを検知して、入力信号である矩形波の波数が一定数になると出力信号を出力する。
【００１３】
電圧検出コンパレータ１１１は、測定用端子２０１の電圧が基準電圧１２２の電圧値よりも低くなったことを検知し出力レベルをローレベルからハイレベルへ反転させる。
【００１４】
内部遅延回路１０５は、電圧検出コンパレータ１１１の出力を入力信号として、設定された遅延時間の後、出力信号を出力する。遅延時間は、クロック回路１０２の出力する矩形波の出力信号のローレベルの期間よりも長く設定されている。
電圧検出コンパレータ１１０は、測定用端子２０１の電圧が （ＶＤＤ−基準電圧１２１の電圧値） よりも高くなったことを検知し出力レベルをローレベルからハイレベルへ反転させる。
【００１５】
内部遅延回路１０４は、電圧検出コンパレータ１１０の出力を入力信号として、設定された遅延時間の後、出力信号を出力する。遅延時間１０１は、クロック回路１０２の出力する矩形波の出力信号のハイレベルの期間よりも長く設定されている。
【００１６】
ＯＲ回路１０６は内部遅延回路１０４、１０５とカウンタ回路１０３の出力のいずれかが反転したことを検知し出力信号を出力する。
【００１７】
ＡＮＤ回路１０７は、遅延回路１０１の入力信号とＯＲ回路１０６の出力信号がどちらもハイレベルになったことを検知して、遅延回路１０１の出力信号を出力する。
【００１８】
まず測定用端子２０１が開放されている場合について図２をもとに説明する。
遅延回路１０１に入力信号が入力されると、クロック回路１０２は入力信号が入った時点から、出力信号として一定周期の矩形波を出力する。測定用端子２０１が開放されているため、測定用端子電圧は、一定周期でハイレベルとローレベルを繰り返す。
【００１９】
矩形波のローレベル期間内に測定用端子２０１電圧が基準電圧１２２の電圧値よりも低くなると、電圧検出コンパレータ１１１の出力信号はローレベルからハイレベルに反転する。しかし矩形波のローレベルの期間は内部遅延回路１０５の遅延時間よりも短い為、内部遅延回路１０５の出力が反転する前に、コンパレータ１１１の出力レベルがハイレベルからローレベルに反転し、内部遅延回路１０５の出力はローレベルのままである。
【００２０】
矩形波のハイレベル期間内に測定用端子２０１電圧が（ＶＤＤ−基準電圧１２１の電圧値）の電圧値よりも高くなると、電圧検出コンパレータ１１０の出力信号はローレベルからハイレベルに反転する。しかし矩形波のハイレベルの期間は内部遅延回路１０４の遅延時間よりも短い為、内部遅延回路１０４の出力が反転する前に、コンパレータ１１０の出力レベルがハイレベルからローレベルに反転し、内部遅延回路１０４の出力はローレベルのままである。
【００２１】
ＯＲ回路１０６の出力はカウンタ回路１０３の出力がハイレベルになるまで反転しない。ＡＮＤ回路１０７は、遅延回路１０１の入力信号とＯＲ回路１０６の出力信号がどちらもハイレベルになるまで、遅延回路１０１の出力信号を出力しないため遅延回路１０１の遅延時間は（１）式で表される時間となる。
外来要因で測定用端子２０１がＶＤＤと短絡された様な場合を図３に基づいて説明する。この様な状態では、電圧検出コンパレータ１１０の出力信号はローレベルからハイレベルに反転する。内部遅延回路１０４の出力は内部遅延時間aの後、ローレベルからハイレベルに反転する。ＯＲ回路１０６の出力が反転し、ＡＮＤ回路１０７は出力を反転させる。
【００２２】
これにより遅延回路１０１は内部遅延回路１０４で設定された遅延時間で出力を反転させる。
【００２３】
外来要因で測定用端子２０１がＶＳＳと短絡された様な場合を図４に基づいて説明する。この様な状態では、電圧検出コンパレータ１１１の出力信号はローレベルからハイレベルに反転する。内部遅延回路１０５の出力は内部遅延時間の後、ローレベルからハイレベルに反転する。ＯＲ回路１０６の出力が反転し、ＡＮＤ回路１０７は、遅延回路１０１の出力信号を出力する為、出力遅延回路１０１は遅延時間ｂで出力を反転させる。
【００２４】
このように、本発明の遅延回路１０１は、測定用端子２０１がＶＤＤ、ＶＳＳと短絡された場合でも、内部遅延回路１０４、１０５で設定された遅延時間で出力を反転する。
【００２５】
また本発明は、図５のように、ハイレベル側の電圧検出コンパレータ１１０のみでも構成可能である。また同じように、図６のように、ローレベル側の電圧検出コンパレータ１１１のみでも構成可能である。
【００２６】
【発明の効果】
本発明は、遅延回路の測定用端子がＶＤＤまたはＶＳＳに短絡された場合でも、内部遅延回路で設定される遅延時間で確実に出力を反転させる事を可能とする。
【図面の簡単な説明】
【図１】本発明の遅延回路の回路ブロックを示した説明図である。
【図２】本発明の出力信号を示した説明図である。
【図３】本発明の出力信号を示した説明図である。
【図４】本発明の出力信号を示した説明図である。
【図５】本発明の別の実施例を示した説明図である。
【図６】本発明の別の実施例を示した説明図である。
【図７】従来の遅延回路の実施例を示した説明図である。
【図８】従来の遅延回路の出力信号を示した説明図である。
【符号の説明】
１０１・・・遅延回路
１０２・・・クロック回路
１０３・・・カウンタ回路
１０４、１０５・・・内部遅延回路
１０６・・・ＯＲ回路
１０７・・・ＡＮＤ回路
１１０、１１１・・・電圧検出コンパレータ
１２1、１２２・・・基準電圧
２０１・・・測定用端子
Claims (3)
- 入力端子と、
前記入力端子に接続され、クロック信号を出力するクロック回路と、
前記クロック回路の出力端子に接続され、前記クロック信号を所定数カウントするカウンタ回路と、
前記クロック回路と前記カウンタ回路の接続点に設けられた測定用端子と、
前記測定用端子に第１入力端子が接続され、基準電圧に第２入力端子が接続された電圧検出回路と、
前記電圧検出回路の出力に接続され、前記電圧検出回路の出力信号を遅延する内部遅延回路と、
前記入力端子に信号が入力されているときに、前記カウンタ回路と前記内部遅延回路の出力信号を、出力端子に出力する論理回路と、を備えた遅延回路。 - 前記電圧検出回路は、前記測定用端子が電源電圧、もしくは接地電圧に固定されたことを検出することを特徴とする請求項１に記載の遅延回路。
- 前記電圧検出回路は、前記測定用端子が電源電圧に固定されたことを検出する第１の電圧検出回路と、前記測定用端子が接地電圧に固定されたことを検出する第２の電圧検出回路と、を備え、
前記第１の電圧検出回路の出力に接続された第１の内部遅延回路と、前記第２の電圧検出回路の出力に接続された第２の内部遅延回路と、を備えたことを特徴とする請求項１に記載の遅延回路。
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001100751A Expired - Fee Related JP4641643B2 (ja) | 2001-03-30 | 2001-03-30 | 遅延回路 |
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- 2001-03-30 JP JP2001100751A patent/JP4641643B2/ja not_active Expired - Fee Related
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