JP2002300013A - 遅延回路 - Google Patents
遅延回路Info
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/00247—Layout of the delay element using circuits having two logic levels using counters
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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Abstract
(57)【要約】
【課題】 測定用端子がローレベルまたは、ハイレベル
に短絡されている場合も、遅延回路の出力が反転しない
ことを防止する遅延回路の提供。 【解決手段】 本発明では遅延回路の測定用端子電圧が
規定以上の時間、所定の電圧範囲外になったことを検出
する電圧検出回路を追加し、遅延回路の測定用端子がＶ
ＤＤまたはＶＳＳに短絡された場合でも、内部遅延回路
で設定される遅延時間で確実に出力を反転させる構成と
した。
に短絡されている場合も、遅延回路の出力が反転しない
ことを防止する遅延回路の提供。 【解決手段】 本発明では遅延回路の測定用端子電圧が
規定以上の時間、所定の電圧範囲外になったことを検出
する電圧検出回路を追加し、遅延回路の測定用端子がＶ
ＤＤまたはＶＳＳに短絡された場合でも、内部遅延回路
で設定される遅延時間で確実に出力を反転させる構成と
した。
Description
【０００１】
【発明の属する技術分野】本発明はクロック回路と、該
クロック回路の出力を使用し所望の遅延時間を発生する
カウンタ回路を備える遅延回路に関するものである。
クロック回路の出力を使用し所望の遅延時間を発生する
カウンタ回路を備える遅延回路に関するものである。
【０００２】
【従来の技術】従来の遅延回路の一例を、図７を元に説
明する。
明する。
【０００３】遅延回路１０１の入力信号は、クロック回
路１０２の入力となり、クロック回路１０２は入力信号
が入った時点から、出力信号として一定周期の矩形波を
出力する。カウンタ回路１０３の入力信号は、クロック
回路１０２の出力信号であり、カウンタ回路１０３は、
入力信号がハイレベルからローレベル、または、ローレ
ベルからハイレベルになったことを検知して、入力信号
である矩形波の波数が一定数になるとハイレベルの出力
信号を出力する。
路１０２の入力となり、クロック回路１０２は入力信号
が入った時点から、出力信号として一定周期の矩形波を
出力する。カウンタ回路１０３の入力信号は、クロック
回路１０２の出力信号であり、カウンタ回路１０３は、
入力信号がハイレベルからローレベル、または、ローレ
ベルからハイレベルになったことを検知して、入力信号
である矩形波の波数が一定数になるとハイレベルの出力
信号を出力する。
【０００４】ＡＮＤ回路１０７は、遅延回路１０１の入
力信号とカウンタ回路１０３の出力信号がどちらもハイ
レベルになったことを検知して、遅延回路１０１の出力
信号を出力する。
力信号とカウンタ回路１０３の出力信号がどちらもハイ
レベルになったことを検知して、遅延回路１０１の出力
信号を出力する。
【０００５】このため、遅延回路１０１の遅延時間は、
図８に示すようにカウンタ回路１０３の検出波数×クロ
ック回路１０２出力信号周期−（１）となる。
図８に示すようにカウンタ回路１０３の検出波数×クロ
ック回路１０２出力信号周期−（１）となる。
【０００６】
【発明が解決しようとする課題】上記遅延回路では、遅
延時間のテストのため、測定用端子２０１をクロック回
路１０２の出力とカウンタ回路１０３の入力の間に設
け、クロック回路１０２の出力信号の周期を測定した
り、クロック回路１０２の周期よりも短い周期の矩形波
を入力し、遅延回路１０１の遅延時間を短くしテストを
行う場合があった。しかしながら、上記回路構成にした
場合、以下のような問題があった。
延時間のテストのため、測定用端子２０１をクロック回
路１０２の出力とカウンタ回路１０３の入力の間に設
け、クロック回路１０２の出力信号の周期を測定した
り、クロック回路１０２の周期よりも短い周期の矩形波
を入力し、遅延回路１０１の遅延時間を短くしテストを
行う場合があった。しかしながら、上記回路構成にした
場合、以下のような問題があった。
【０００７】この遅延回路を使用する場合に、測定用端
子２０１が電源電圧（以下ＶＤＤと記述する）、または
グランド電位（以下ＶＳＳと記述する）に短絡されると
カウンタ回路１０３の入力信号がハイレベルからローレ
ベル、または、ローレベルからハイレベルに変化しない
為、カウンタ回路１０３は出力信号を出力せず、遅延回
路２０１は正常に働かず、出力信号を出力することが出
来なくなってしまう。
子２０１が電源電圧（以下ＶＤＤと記述する）、または
グランド電位（以下ＶＳＳと記述する）に短絡されると
カウンタ回路１０３の入力信号がハイレベルからローレ
ベル、または、ローレベルからハイレベルに変化しない
為、カウンタ回路１０３は出力信号を出力せず、遅延回
路２０１は正常に働かず、出力信号を出力することが出
来なくなってしまう。
【０００８】保護や安全性向上のために設けられた回路
では、故障が発生した場合でも何らかの保護が働く‘フ
ェイルセーフ’となっていなければならない。遅延回路
の場合には、遅延時間が規定の値でなくとも出力電圧が
反転して、外部に信号を送出することが要求される。
では、故障が発生した場合でも何らかの保護が働く‘フ
ェイルセーフ’となっていなければならない。遅延回路
の場合には、遅延時間が規定の値でなくとも出力電圧が
反転して、外部に信号を送出することが要求される。
【０００９】
【課題を解決するための手段】測定用端子電圧が一定の
時間以上所定の電圧範囲外になったことを検出する電圧
検出回路を追加する。
時間以上所定の電圧範囲外になったことを検出する電圧
検出回路を追加する。
【００１０】
【発明の実施の形態】図１を元に本発明の遅延回路につ
いて説明する。
いて説明する。
【００１１】遅延回路２０１の入力信号は、クロック回
路１０２の入力となり、クロック回路１０２は入力信号
が入った時点から、出力信号として一定周期の矩形波を
出力する。
路１０２の入力となり、クロック回路１０２は入力信号
が入った時点から、出力信号として一定周期の矩形波を
出力する。
【００１２】カウンタ回路１０３の入力信号は、クロッ
ク回路１０２の出力信号であり、カウンタ回路１０３
は、入力信号がハイレベルからローレベル、または、ロ
ーレベルからハイレベルになったことを検知して、入力
信号である矩形波の波数が一定数になると出力信号を出
力する。
ク回路１０２の出力信号であり、カウンタ回路１０３
は、入力信号がハイレベルからローレベル、または、ロ
ーレベルからハイレベルになったことを検知して、入力
信号である矩形波の波数が一定数になると出力信号を出
力する。
【００１３】電圧検出コンパレータ１１１は、測定用端
子の電圧が基準電圧１２２の電圧値よりも低くなったこ
とを検知し出力レベルをローレベルからハイレベルへ反
転させる。
子の電圧が基準電圧１２２の電圧値よりも低くなったこ
とを検知し出力レベルをローレベルからハイレベルへ反
転させる。
【００１４】内部遅延回路１０５は、電圧検出コンパレ
ータ１１１の出力を入力信号として、設定された遅延時
間の後、出力信号を出力する。遅延時間は、クロック回
路１０２の出力する矩形波の出力信号のローレベルの期
間よりも長く設定されている。電圧検出コンパレータ１
１０は、測定用端子２０１の電圧が （ＶＤＤ−基準電
圧１２１の電圧値） よりも高くなったことを検知し出
力レベルをローレベルからハイレベルへ反転させる。
ータ１１１の出力を入力信号として、設定された遅延時
間の後、出力信号を出力する。遅延時間は、クロック回
路１０２の出力する矩形波の出力信号のローレベルの期
間よりも長く設定されている。電圧検出コンパレータ１
１０は、測定用端子２０１の電圧が （ＶＤＤ−基準電
圧１２１の電圧値） よりも高くなったことを検知し出
力レベルをローレベルからハイレベルへ反転させる。
【００１５】内部遅延回路１０４は、電圧検出コンパレ
ータ１１０の出力を入力信号として、設定された遅延時
間の後、出力信号を出力する。遅延時間１０１は、クロ
ック回路１０２の出力する矩形波の出力信号のハイレベ
ルの期間よりも長く設定されている。
ータ１１０の出力を入力信号として、設定された遅延時
間の後、出力信号を出力する。遅延時間１０１は、クロ
ック回路１０２の出力する矩形波の出力信号のハイレベ
ルの期間よりも長く設定されている。
【００１６】ＯＲ回路１０６は内部遅延回路１０４、１
０５とカウンタ回路１０３の出力のいずれかが反転した
ことを検知し出力信号を出力する。
０５とカウンタ回路１０３の出力のいずれかが反転した
ことを検知し出力信号を出力する。
【００１７】ＡＮＤ回路１０７は、遅延回路２０１の入
力信号とＯＲ回路１０６の出力信号がどちらもハイレベ
ルになったことを検知して、遅延回路２０１の出力信号
を出力する。
力信号とＯＲ回路１０６の出力信号がどちらもハイレベ
ルになったことを検知して、遅延回路２０１の出力信号
を出力する。
【００１８】まず測定用端子２０１が開放されている場
合について図２をもとに説明する。遅延回路１０１に入
力信号が入力されると、クロック回路１０２は入力信号
が入った時点から、出力信号として一定周期の矩形波を
出力する。測定用端子２０１が開放されているため、測
定用端子電圧は、一定周期でハイレベルとローレベルを
繰り返す。
合について図２をもとに説明する。遅延回路１０１に入
力信号が入力されると、クロック回路１０２は入力信号
が入った時点から、出力信号として一定周期の矩形波を
出力する。測定用端子２０１が開放されているため、測
定用端子電圧は、一定周期でハイレベルとローレベルを
繰り返す。
【００１９】矩形波のローレベル期間内に測定用端子２
０１電圧が基準電圧１２２の電圧値よりも低くなると、
電圧検出コンパレータ１１１の出力信号はローレベルか
らハイレベルに反転する。しかし矩形波のローレベルの
期間は内部遅延回路１０５の遅延時間よりも短い為、内
部遅延回路１０５の出力が反転する前に、コンパレータ
１１１の出力レベルがハイレベルからローレベルに反転
し、内部遅延回路１０５の出力はローレベルのままであ
る。
０１電圧が基準電圧１２２の電圧値よりも低くなると、
電圧検出コンパレータ１１１の出力信号はローレベルか
らハイレベルに反転する。しかし矩形波のローレベルの
期間は内部遅延回路１０５の遅延時間よりも短い為、内
部遅延回路１０５の出力が反転する前に、コンパレータ
１１１の出力レベルがハイレベルからローレベルに反転
し、内部遅延回路１０５の出力はローレベルのままであ
る。
【００２０】矩形波のハイレベル期間内に測定用端子２
０１電圧が（ＶＤＤ−基準電圧１２１の電圧値）の電圧
値よりも高くなると、電圧検出コンパレータ１１０の出
力信号はローレベルからハイレベルに反転する。しかし
矩形波のハイレベルの期間は内部遅延回路１０４の遅延
時間よりも短い為、内部遅延回路１０４の出力が反転す
る前に、コンパレータ１１０の出力レベルがハイレベル
からローレベルに反転し、内部遅延回路１０４の出力は
ローレベルのままである。
０１電圧が（ＶＤＤ−基準電圧１２１の電圧値）の電圧
値よりも高くなると、電圧検出コンパレータ１１０の出
力信号はローレベルからハイレベルに反転する。しかし
矩形波のハイレベルの期間は内部遅延回路１０４の遅延
時間よりも短い為、内部遅延回路１０４の出力が反転す
る前に、コンパレータ１１０の出力レベルがハイレベル
からローレベルに反転し、内部遅延回路１０４の出力は
ローレベルのままである。
【００２１】ＯＲ回路１０６の出力はカウンタ回路１０
３の出力がハイレベルになるまで反転しない。ＡＮＤ回
路１０７は、遅延回路１０１の入力信号とＯＲ回路１０
６の出力信号がどちらもハイレベルになるまで、遅延回
路１０１の出力信号を出力しないため遅延回路１０１の
遅延時間は（１）式で表される時間となる。外来要因で
測定用端子２０１がＶＤＤと短絡された様な場合を図３
に基づいて説明する。この様な状態では、電圧検出コン
パレータ１１０の出力信号はローレベルからハイレベル
に反転する。内部遅延回路１０４の出力は内部遅延時間
aの後、ローレベルからハイレベルに反転する。ＯＲ回
路１０６の出力が反転し、ＡＮＤ回路１０７は出力を反
転させる。
３の出力がハイレベルになるまで反転しない。ＡＮＤ回
路１０７は、遅延回路１０１の入力信号とＯＲ回路１０
６の出力信号がどちらもハイレベルになるまで、遅延回
路１０１の出力信号を出力しないため遅延回路１０１の
遅延時間は（１）式で表される時間となる。外来要因で
測定用端子２０１がＶＤＤと短絡された様な場合を図３
に基づいて説明する。この様な状態では、電圧検出コン
パレータ１１０の出力信号はローレベルからハイレベル
に反転する。内部遅延回路１０４の出力は内部遅延時間
aの後、ローレベルからハイレベルに反転する。ＯＲ回
路１０６の出力が反転し、ＡＮＤ回路１０７は出力を反
転させる。
【００２２】これにより遅延回路１０１は内部遅延回路
１０４で設定された遅延時間で出力を反転させる。
１０４で設定された遅延時間で出力を反転させる。
【００２３】外来要因で測定用端子２０１がＶＳＳと短
絡された様な場合を図４に基づいて説明する。この様な
状態では、電圧検出コンパレータ１１１の出力信号はロ
ーレベルからハイレベルに反転する。内部遅延回路１０
５の出力は内部遅延時間の後、ローレベルからハイレベ
ルに反転する。ＯＲ回路１０６の出力が反転し、ＡＮＤ
回路１０７は、遅延回路１０１の出力信号を出力する
為、出力遅延回路１０１は遅延時間ｂで出力を反転させ
る。
絡された様な場合を図４に基づいて説明する。この様な
状態では、電圧検出コンパレータ１１１の出力信号はロ
ーレベルからハイレベルに反転する。内部遅延回路１０
５の出力は内部遅延時間の後、ローレベルからハイレベ
ルに反転する。ＯＲ回路１０６の出力が反転し、ＡＮＤ
回路１０７は、遅延回路１０１の出力信号を出力する
為、出力遅延回路１０１は遅延時間ｂで出力を反転させ
る。
【００２４】このように、本発明の遅延回路１０１は、
測定用端子２０１がＶＤＤ、ＶＳＳと短絡された場合で
も、内部遅延回路１０４、１０５で設定された遅延時間
で出力を反転する。
測定用端子２０１がＶＤＤ、ＶＳＳと短絡された場合で
も、内部遅延回路１０４、１０５で設定された遅延時間
で出力を反転する。
【００２５】また本発明は、図５のように、ハイレベル
側の電圧検出コンパレータ１１０のみでも構成可能であ
る。また同じように、図６のように、ローレベル側の電
圧検出コンパレータ１１１のみでも構成可能である。
側の電圧検出コンパレータ１１０のみでも構成可能であ
る。また同じように、図６のように、ローレベル側の電
圧検出コンパレータ１１１のみでも構成可能である。
【００２６】
【発明の効果】本発明は、遅延回路の測定用端子がＶＤ
ＤまたはＶＳＳに短絡された場合でも、内部遅延回路で
設定される遅延時間で確実に出力を反転させる事を可能
とする。
ＤまたはＶＳＳに短絡された場合でも、内部遅延回路で
設定される遅延時間で確実に出力を反転させる事を可能
とする。
【図１】本発明の遅延回路の回路ブロックを示した説明
図である。
図である。
【図２】本発明の出力信号を示した説明図である。
【図３】本発明の出力信号を示した説明図である。
【図４】本発明の出力信号を示した説明図である。
【図５】本発明の別の実施例を示した説明図である。
【図６】本発明の別の実施例を示した説明図である。
【図７】従来の遅延回路の実施例を示した説明図であ
る。
る。
【図８】従来の遅延回路の出力信号を示した説明図であ
る。
る。
１０１・・・遅延回路 １０２・・・クロック回路 １０３・・・カウンタ回路 １０４、１０５・・・内部遅延回路 １０６・・・ＯＲ回路 １０７・・・ＡＮＤ回路 １１０、１１１・・・電圧検出コンパレータ １２1、１２２・・・基準電圧 ２０１・・・測定用端子
Claims (1)
- 【請求項１】 少なくとも一定周期のクロックを出力す
るクロック回路と、該クロック回路の出力を測定できる
測定端子と、該クロック回路の出力を使用し所望の遅延
時間を発生するカウンタ回路を備える遅延回路におい
て、該クロック回路の出力を測定できる測定端子が他の
配線に短絡された場合でも、確実に充放電を制御するこ
とを特徴とした遅延回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100751A JP4641643B2 (ja) | 2001-03-30 | 2001-03-30 | 遅延回路 |
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| TW091103049A TW586269B (en) | 2001-03-30 | 2002-02-21 | Delay circuit |
| CNB021085374A CN1287519C (zh) | 2001-03-30 | 2002-03-28 | 延迟电路 |
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| HK03103179A HK1050956A1 (en) | 2001-03-30 | 2003-05-05 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100751A JP4641643B2 (ja) | 2001-03-30 | 2001-03-30 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002300013A true JP2002300013A (ja) | 2002-10-11 |
| JP4641643B2 JP4641643B2 (ja) | 2011-03-02 |
Family
ID=18954167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001100751A Expired - Fee Related JP4641643B2 (ja) | 2001-03-30 | 2001-03-30 | 遅延回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6570426B2 (ja) |
| JP (1) | JP4641643B2 (ja) |
| KR (1) | KR100895138B1 (ja) |
| CN (1) | CN1287519C (ja) |
| HK (1) | HK1050956A1 (ja) |
| TW (1) | TW586269B (ja) |
Families Citing this family (5)
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| US7005875B1 (en) * | 2004-02-09 | 2006-02-28 | Altera Corporation | Built-in self-test circuitry for integrated circuits |
| JP3625474B1 (ja) * | 2004-04-05 | 2005-03-02 | 富士通テン株式会社 | 接点腐食防止回路 |
| US7236034B2 (en) * | 2004-07-27 | 2007-06-26 | Texas Instruments Incorporated | Self correcting scheme to match pull up and pull down devices |
| DE102007008598A1 (de) * | 2007-02-19 | 2008-08-21 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Automatische Programmierung von Robotern zum Abschweißen gehefteter Profile auf Mikropaneelen mit Hilfe digitaler Bilderfassung |
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| JPH03186012A (ja) * | 1989-12-15 | 1991-08-14 | Ando Electric Co Ltd | タイミング信号遅延回路 |
| JPH0668280A (ja) * | 1992-03-18 | 1994-03-11 | Nec Corp | リセット回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE756598A (fr) * | 1969-11-17 | 1971-03-01 | Ampex | Circuits a retard |
| US4112317A (en) * | 1977-05-05 | 1978-09-05 | The United States Of America As Represented By The Secretary Of The Army | Pulse amplitude and width detection system |
| US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
| JPH11298306A (ja) * | 1998-04-16 | 1999-10-29 | Nec Corp | 半導体装置および遅延設定方法 |
-
2001
- 2001-03-30 JP JP2001100751A patent/JP4641643B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-20 US US10/079,158 patent/US6570426B2/en not_active Expired - Lifetime
- 2002-02-21 TW TW091103049A patent/TW586269B/zh not_active IP Right Cessation
- 2002-03-28 CN CNB021085374A patent/CN1287519C/zh not_active Expired - Fee Related
- 2002-03-28 KR KR1020020017055A patent/KR100895138B1/ko active IP Right Grant
-
2003
- 2003-05-05 HK HK03103179A patent/HK1050956A1/xx not_active IP Right Cessation
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