JP3160185B2 - コンパレータ回路のヒステリシス検査方法 - Google Patents
コンパレータ回路のヒステリシス検査方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、赤外線リモコン受光器
等の復調回路に用いられる積分器つきコンパレータ回路
のヒステリシス検査方法に関する。
等の復調回路に用いられる積分器つきコンパレータ回路
のヒステリシス検査方法に関する。
【０００２】
【従来の技術】従来のコンパレータ回路のヒステリシス
検査方法は、図５に示すように、コンパレータ回路１０
０の積分器１０１の入力端子１０２に可変電源１０３を
接続し、入力端子１０２に強制的に電圧を印加する。そ
して、可変電源１０３の電圧を細かく変化させながら増
減させ、コンパレータ１０４の出力端子１０５に現れる
電圧を監視しておく。すると、図６に示すように、コン
パレータ１０４の電圧が変化する。このコンパレータ１
０４の出力が変化した時に、入力端子１０２に印加して
いる可変電源１０２の値を測定することにより、ヒステ
リシス幅Ｗを測定し、検査するものであった。なお、図
５中、１０６は抵抗、１０７はコンデンサであり、とも
に積分器１０１を構成するものである。
検査方法は、図５に示すように、コンパレータ回路１０
０の積分器１０１の入力端子１０２に可変電源１０３を
接続し、入力端子１０２に強制的に電圧を印加する。そ
して、可変電源１０３の電圧を細かく変化させながら増
減させ、コンパレータ１０４の出力端子１０５に現れる
電圧を監視しておく。すると、図６に示すように、コン
パレータ１０４の電圧が変化する。このコンパレータ１
０４の出力が変化した時に、入力端子１０２に印加して
いる可変電源１０２の値を測定することにより、ヒステ
リシス幅Ｗを測定し、検査するものであった。なお、図
５中、１０６は抵抗、１０７はコンデンサであり、とも
に積分器１０１を構成するものである。
【０００３】上記検査方法について詳細に説明すると、
例えばコンパレータ１０４の回路電源電圧Ｖｃｃが３Ｖ
の場合は、入力端子１０２から印加される前記可変電源
１０３の電圧をテスターにより０Ｖから３Ｖ近く（約
２．７Ｖ）まで０．１Ｖ刻みで増加させる。そして、こ
の間のコンパレータ１０４の出力を常時監視している
と、初期状態ではＨＩＧＨ状態にあったコンパレータ１
０４の出力がＬＯＷに転じる。このときの可変電源１０
３の電圧値Ｖ1を測定する。
例えばコンパレータ１０４の回路電源電圧Ｖｃｃが３Ｖ
の場合は、入力端子１０２から印加される前記可変電源
１０３の電圧をテスターにより０Ｖから３Ｖ近く（約
２．７Ｖ）まで０．１Ｖ刻みで増加させる。そして、こ
の間のコンパレータ１０４の出力を常時監視している
と、初期状態ではＨＩＧＨ状態にあったコンパレータ１
０４の出力がＬＯＷに転じる。このときの可変電源１０
３の電圧値Ｖ1を測定する。
【０００４】次に、先程増加させた入力端子１０２から
印加される可変電源１０３の電圧を逆に０．１Ｖ刻みで
減少させる。そして、その間のコンパレータ１０４の出
力を常時監視していると、ＬＯＷ状態にあったコンパレ
ータ１０４の出力が、ＨＩＧＨに転じる。このときの可
変電源１０３の電圧値Ｖ2を測定する。
印加される可変電源１０３の電圧を逆に０．１Ｖ刻みで
減少させる。そして、その間のコンパレータ１０４の出
力を常時監視していると、ＬＯＷ状態にあったコンパレ
ータ１０４の出力が、ＨＩＧＨに転じる。このときの可
変電源１０３の電圧値Ｖ2を測定する。
【０００５】上記測定により得られた電圧値Ｖ1は、コ
ンパレータ１０４の出力における上の変化点、電圧値Ｖ
2は下の変化点を示し、コンパレータ１０４のヒステリ
シスのスレッシュレベルである。ここで、Ｖ1−Ｖ2を計
算することによって、コンパレータ１０４のヒステリシ
ス幅Ｗを求めることができ、このヒステリシス幅Ｗの大
小によって、コンパレータ回路を検査していた。
ンパレータ１０４の出力における上の変化点、電圧値Ｖ
2は下の変化点を示し、コンパレータ１０４のヒステリ
シスのスレッシュレベルである。ここで、Ｖ1−Ｖ2を計
算することによって、コンパレータ１０４のヒステリシ
ス幅Ｗを求めることができ、このヒステリシス幅Ｗの大
小によって、コンパレータ回路を検査していた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
検査方法では、積分器の入力端子に印加する電圧をテス
ターにより０．１Ｖ刻みといった非常に細かく変化さ
せ、スレッシュレベルを検出しなければならず、非常に
手間がかかり、検査時間が長くかかるといった問題があ
った。
検査方法では、積分器の入力端子に印加する電圧をテス
ターにより０．１Ｖ刻みといった非常に細かく変化さ
せ、スレッシュレベルを検出しなければならず、非常に
手間がかかり、検査時間が長くかかるといった問題があ
った。
【０００７】本発明は、上記に鑑み、コンパレータ回路
のヒステリシス検査を短い時間で行える検査方法の提供
を目的とする。
のヒステリシス検査を短い時間で行える検査方法の提供
を目的とする。
【０００８】
【課題を解決するための手段】本発明による課題解決手
段は、図２に示すコンパレータ回路の積分器１の入力端
子Ｖｉに所定のパルス抜け時間を持つパルス信号を入力
し、コンパレータ２の出力信号のＨＩＧＨからＬＯＷ、
ＬＯＷからＨＩＧＨへの反転の有無を調べる。そして、
前記所定のパルス抜け時間は、コンパレータ回路のヒス
テリシス幅と、積分器１の放電電流とで決定される時間
よりも短い時間とされ、パルス抜け時間をＴ、正常なコ
ンパレータ２のヒステリシス幅をＶ、積分器１のコンデ
ンサＣ1の静電容量をＣ、積分器のコンデンサの放電電
流をＩとすると、Ｔ＜（Ｃ・Ｖ）／Ｉの関係を有するも
のである。
段は、図２に示すコンパレータ回路の積分器１の入力端
子Ｖｉに所定のパルス抜け時間を持つパルス信号を入力
し、コンパレータ２の出力信号のＨＩＧＨからＬＯＷ、
ＬＯＷからＨＩＧＨへの反転の有無を調べる。そして、
前記所定のパルス抜け時間は、コンパレータ回路のヒス
テリシス幅と、積分器１の放電電流とで決定される時間
よりも短い時間とされ、パルス抜け時間をＴ、正常なコ
ンパレータ２のヒステリシス幅をＶ、積分器１のコンデ
ンサＣ1の静電容量をＣ、積分器のコンデンサの放電電
流をＩとすると、Ｔ＜（Ｃ・Ｖ）／Ｉの関係を有するも
のである。
【０００９】
【作用】上記課題解決手段において、所定のパルス抜け
時間を持つパルス信号をコンパレータ回路に入力する
と、まず最初の抜けパルスのないパルス列によって、積
分器１のコンデンサＣ1は充電され出力電圧は上がる。
ところが、パルス信号のパルス抜けの間は、放電のみが
行われ出力電圧が下がる。このとき、コンパレータ回路
のヒステリシス幅が正常な場合は、パルス抜け時間で
は、積分器１の出力波形の電圧が下がっても、コンパレ
ータ２の下の変化点よりも低くならず、コンパレータ回
路の出力は変化しない。
時間を持つパルス信号をコンパレータ回路に入力する
と、まず最初の抜けパルスのないパルス列によって、積
分器１のコンデンサＣ1は充電され出力電圧は上がる。
ところが、パルス信号のパルス抜けの間は、放電のみが
行われ出力電圧が下がる。このとき、コンパレータ回路
のヒステリシス幅が正常な場合は、パルス抜け時間で
は、積分器１の出力波形の電圧が下がっても、コンパレ
ータ２の下の変化点よりも低くならず、コンパレータ回
路の出力は変化しない。
【００１０】しかし、ヒステリシス幅が小さいと、パル
ス抜けの間では、積分器１の出力波形の電圧はヒステリ
シス幅を越えて下がり、コンパレータ２の出力は反転す
る。その後、パルス列が再び入力されると積分器１の出
力電圧が上がり、コンパレータ２の出力が反転する。こ
のコンパレータ２の反転の有無を調べることにより、コ
ンパレータ回路のヒステリシスを検査する。
ス抜けの間では、積分器１の出力波形の電圧はヒステリ
シス幅を越えて下がり、コンパレータ２の出力は反転す
る。その後、パルス列が再び入力されると積分器１の出
力電圧が上がり、コンパレータ２の出力が反転する。こ
のコンパレータ２の反転の有無を調べることにより、コ
ンパレータ回路のヒステリシスを検査する。
【００１１】
【実施例】本発明の実施例では、赤外線リモコン受光器
等の復調回路等に用いられるコンパレータ回路に対し
て、所定のパルス抜け時間を持つパルス信号（以下、バ
ースト波信号と称す）を発生するパルス発生装置を接続
し、該パルス発生装置で作られたバースト波信号を入力
し、コンパレータの出力信号の反転の有無を調べること
によりコンパレータ回路のヒステリシス幅を検査してい
る。
等の復調回路等に用いられるコンパレータ回路に対し
て、所定のパルス抜け時間を持つパルス信号（以下、バ
ースト波信号と称す）を発生するパルス発生装置を接続
し、該パルス発生装置で作られたバースト波信号を入力
し、コンパレータの出力信号の反転の有無を調べること
によりコンパレータ回路のヒステリシス幅を検査してい
る。
【００１２】前記コンパレータ回路は、図２に示すよう
に、コンデンサＣ1を含んだ積分器１と、ヒステリシス
を持つコンパレータ２からなり、赤外線リモコン受光器
等の復調回路として受光した光信号を一定レベルの電気
信号に変換する目的で用いられている。前記積分器１
は、定電流回路とコンデンサＣ1等で構成されている。
前記コンパレータ２は、トランジスタＴｒ3，Ｔｒ4，Ｔ
ｒ5、抵抗Ｒ1，Ｒ2等からなり基準電圧（比較値）と入
力電圧を比較し、その比較結果により出力を一定レベル
のＨＩＧＨ状態、あるいはＬＯＷ状態にして出力するも
のである。なお、この信号は出力端子Ｖｏから出力され
る。
に、コンデンサＣ1を含んだ積分器１と、ヒステリシス
を持つコンパレータ２からなり、赤外線リモコン受光器
等の復調回路として受光した光信号を一定レベルの電気
信号に変換する目的で用いられている。前記積分器１
は、定電流回路とコンデンサＣ1等で構成されている。
前記コンパレータ２は、トランジスタＴｒ3，Ｔｒ4，Ｔ
ｒ5、抵抗Ｒ1，Ｒ2等からなり基準電圧（比較値）と入
力電圧を比較し、その比較結果により出力を一定レベル
のＨＩＧＨ状態、あるいはＬＯＷ状態にして出力するも
のである。なお、この信号は出力端子Ｖｏから出力され
る。
【００１３】さらに、コンパレータ回路に入力される信
号に入り込んだノイズの微小な変化によって、コンパレ
ータ２の出力がＨＩＧＨからＬＯＷ、あるいはＬＯＷか
らＨＩＧＨと反転してしまうのを防止するために、入力
が低電圧から高電圧に変化するときには、基準電圧より
若干高い電圧値になるまで、その逆の場合には基準電圧
より若干低い電圧値になるまで出力が変化しないよう
に、前述した基準電圧より若干高い電圧値をｏｎスレッ
シュレベルＶｏｎ、若干低い電圧値をｏｆｆスレッシュ
レベルＶｏｆｆとして、比較値に幅（ヒステリシス幅）
を持たせ、ノイズの影響を排除している。
号に入り込んだノイズの微小な変化によって、コンパレ
ータ２の出力がＨＩＧＨからＬＯＷ、あるいはＬＯＷか
らＨＩＧＨと反転してしまうのを防止するために、入力
が低電圧から高電圧に変化するときには、基準電圧より
若干高い電圧値になるまで、その逆の場合には基準電圧
より若干低い電圧値になるまで出力が変化しないよう
に、前述した基準電圧より若干高い電圧値をｏｎスレッ
シュレベルＶｏｎ、若干低い電圧値をｏｆｆスレッシュ
レベルＶｏｆｆとして、比較値に幅（ヒステリシス幅）
を持たせ、ノイズの影響を排除している。
【００１４】このコンパレータ回路において、入力端子
Ｖｉよりパルス信号が入力されると、Ｉ1，Ｉ2が流れる
積分器１では、パルス信号が入力されている間はコンデ
ンサＣ1への充電電流（Ｉ1−Ｉ2）と、放電電流Ｉ2（Ｉ
1＞Ｉ2）とにより充放電が繰り返される。この時、コン
デンサＣ1の端子は電圧が上昇するが、上がり過ぎない
ようにトランジスタＴｒ1，Ｔｒ2により、所定の電圧で
クランプがかかるようになっている。ここで、Ｒ1はヒ
ステリシス幅を決める抵抗であり、Ｒ1×Ｉ3がヒステリ
シス幅Ｖとなる。
Ｖｉよりパルス信号が入力されると、Ｉ1，Ｉ2が流れる
積分器１では、パルス信号が入力されている間はコンデ
ンサＣ1への充電電流（Ｉ1−Ｉ2）と、放電電流Ｉ2（Ｉ
1＞Ｉ2）とにより充放電が繰り返される。この時、コン
デンサＣ1の端子は電圧が上昇するが、上がり過ぎない
ようにトランジスタＴｒ1，Ｔｒ2により、所定の電圧で
クランプがかかるようになっている。ここで、Ｒ1はヒ
ステリシス幅を決める抵抗であり、Ｒ1×Ｉ3がヒステリ
シス幅Ｖとなる。
【００１５】また、充放電によるコンデンサＣ1の端子
の電圧上昇とともにトランジスタＴｒ3のベース電圧も
上昇する。そして、トランジスタＴｒ3のベース電圧が
トランジスタＴｒ4のベース電圧を越えると、正帰還が
働き、電流Ｉ4が流れ、トランジスタＴｒ5がオンし、電
流Ｉ5が流れ、コンパレータ２の出力はＬＯＷになる。
このとき、電流Ｉ3は流れていない。
の電圧上昇とともにトランジスタＴｒ3のベース電圧も
上昇する。そして、トランジスタＴｒ3のベース電圧が
トランジスタＴｒ4のベース電圧を越えると、正帰還が
働き、電流Ｉ4が流れ、トランジスタＴｒ5がオンし、電
流Ｉ5が流れ、コンパレータ２の出力はＬＯＷになる。
このとき、電流Ｉ3は流れていない。
【００１６】そして、パルス信号が入力されなくなる
と、コンデンサＣ1は放電のみが行われ（放電電流
Ｉ2）、コンデンサＣ1の端子電圧は下降する。このと
き、トランジスタＴｒ3のベース電圧がトランジスタＴ
ｒ4のベース電圧を下回ると、電流Ｉ4が流れなくなり、
トランジスタＴｒ5がオフし、電流Ｉ5が流れない。そし
て、コンパレータ２の出力はＨＩＧＨになり、電流Ｉ3
は再び流れはじめる。
と、コンデンサＣ1は放電のみが行われ（放電電流
Ｉ2）、コンデンサＣ1の端子電圧は下降する。このと
き、トランジスタＴｒ3のベース電圧がトランジスタＴ
ｒ4のベース電圧を下回ると、電流Ｉ4が流れなくなり、
トランジスタＴｒ5がオフし、電流Ｉ5が流れない。そし
て、コンパレータ２の出力はＨＩＧＨになり、電流Ｉ3
は再び流れはじめる。
【００１７】前記パルス発生装置は、図３に示すよう
に、方形波を発生させる発振器１０と、方形波を入力し
てバースト波信号を作り出すバースト波発生回路１１と
からなる。バースト波発生回路１１は、Ｄ型フリップフ
ロップを用いた分周器１２〜１５およびシフトレジスタ
１６〜１９、ＯＲ回路２０、ＡＮＤ回路２１，２２から
構成される。
に、方形波を発生させる発振器１０と、方形波を入力し
てバースト波信号を作り出すバースト波発生回路１１と
からなる。バースト波発生回路１１は、Ｄ型フリップフ
ロップを用いた分周器１２〜１５およびシフトレジスタ
１６〜１９、ＯＲ回路２０、ＡＮＤ回路２１，２２から
構成される。
【００１８】そして、このパルス発生装置によって、図
４に示す４パルス分の抜けを持つバ−スト波信号を作る
手順を説明する。まず、発振器１０にて周期２５μｓの
方形波の信号を発生させると、分周器１２において、そ
の周期２５μｓの信号をクロック信号とし、クロック信
号がＨＩＧＨの時点における出力の反転信号をクロック
後の時点の出力とすることにより、出力Ａに周期２５μ
ｓ、５０％Ｄｕｔｙの方形波の信号を作る。分周器１３
において、出力Ａに作られた周期２５μｓ、５０％Ｄｕ
ｔｙの方形波をクロック信号とし、クロック信号がＨＩ
ＧＨの時点における出力の反転信号をクロック後の時点
の出力とすることにより、出力Ｂに周期５０μｓ、５０
％Ｄｕｔｙの方形波の信号を作る。以下、分周器１４に
おいては、出力Ｂの信号をクロック信号とし、分周器１
５においては、出力Ｃの信号をクロック信号とし、上記
と同様の作用により、出力Ｃに周期１００μｓ、５０％
Ｄｕｔｙの方形波の信号、出力Ｄに周期２００μｓ、５
０％Ｄｕｔｙの方形波の信号を作る。
４に示す４パルス分の抜けを持つバ−スト波信号を作る
手順を説明する。まず、発振器１０にて周期２５μｓの
方形波の信号を発生させると、分周器１２において、そ
の周期２５μｓの信号をクロック信号とし、クロック信
号がＨＩＧＨの時点における出力の反転信号をクロック
後の時点の出力とすることにより、出力Ａに周期２５μ
ｓ、５０％Ｄｕｔｙの方形波の信号を作る。分周器１３
において、出力Ａに作られた周期２５μｓ、５０％Ｄｕ
ｔｙの方形波をクロック信号とし、クロック信号がＨＩ
ＧＨの時点における出力の反転信号をクロック後の時点
の出力とすることにより、出力Ｂに周期５０μｓ、５０
％Ｄｕｔｙの方形波の信号を作る。以下、分周器１４に
おいては、出力Ｂの信号をクロック信号とし、分周器１
５においては、出力Ｃの信号をクロック信号とし、上記
と同様の作用により、出力Ｃに周期１００μｓ、５０％
Ｄｕｔｙの方形波の信号、出力Ｄに周期２００μｓ、５
０％Ｄｕｔｙの方形波の信号を作る。
【００１９】そして、このように作られた周期２００μ
ｓ、５０％Ｄｕｔｙの方形波の信号をクロック信号とし
てシフトレジスタ１６〜１９を動作させる。まず最初
に、初期状態はＬＯＷであったシフトレジスタ１６の出
力ＥがＨＩＧＨとなる。以後、周期２００μｓ、５０％
Ｄｕｔｙの方形波の信号がＬＯＷからＨＩＧＨに反転す
るたびに、順に各シフトレジスタ１７〜１９のそれぞれ
の出力Ｆ〜Ｈが次々とＨＩＧＨになっていく。
ｓ、５０％Ｄｕｔｙの方形波の信号をクロック信号とし
てシフトレジスタ１６〜１９を動作させる。まず最初
に、初期状態はＬＯＷであったシフトレジスタ１６の出
力ＥがＨＩＧＨとなる。以後、周期２００μｓ、５０％
Ｄｕｔｙの方形波の信号がＬＯＷからＨＩＧＨに反転す
るたびに、順に各シフトレジスタ１７〜１９のそれぞれ
の出力Ｆ〜Ｈが次々とＨＩＧＨになっていく。
【００２０】そして、４パルス分のパルス抜けを作るた
めに、ＯＲ回路２０により分周器１５の出力Ｄとシフト
レジスタ１７の反転出力との和の信号を作る。次いで、
ＡＮＤ回路２１によりＯＲ回路２０の出力Ｊとシフトレ
ジスタ１９の反転出力Ｈとの積をとる。ＡＮＤ回路２２
の出力Ｋがゲート信号となり、ＡＮＤ回路２２によりＡ
ＮＤ回路２１の出力Ｋと分周器１２の出力Ａの積の信号
を作ると、ＡＮＤ回路２２の出力Ｌがバースト波信号と
なる。
めに、ＯＲ回路２０により分周器１５の出力Ｄとシフト
レジスタ１７の反転出力との和の信号を作る。次いで、
ＡＮＤ回路２１によりＯＲ回路２０の出力Ｊとシフトレ
ジスタ１９の反転出力Ｈとの積をとる。ＡＮＤ回路２２
の出力Ｋがゲート信号となり、ＡＮＤ回路２２によりＡ
ＮＤ回路２１の出力Ｋと分周器１２の出力Ａの積の信号
を作ると、ＡＮＤ回路２２の出力Ｌがバースト波信号と
なる。
【００２１】ここで、コンパレータ回路のヒステリシス
を検査するために、パルス発生装置により作り出したバ
ースト波信号を前記コンパレータ回路に入力すると、ま
ずバースト波信号の最初の抜けパルスのないパルス列に
よって、積分器１のコンデンサＣ1は充電され出力電圧
は上がる。ところが、バースト波信号のパルス抜けの期
間においては放電のみが行われ出力電圧が下がる。この
とき、コンパレータ回路のヒステリシス幅が正常な場合
は、図１（ａ）に示すように、このバースト波信号のパ
ルス抜けの期間では、積分器１の出力波形の電圧が下が
っても、コンパレータ２の下の変化点であるｏｆｆスレ
ッシュレベルＶｏｆｆよりも低くならず、コンパレータ
２の出力は変化しない。
を検査するために、パルス発生装置により作り出したバ
ースト波信号を前記コンパレータ回路に入力すると、ま
ずバースト波信号の最初の抜けパルスのないパルス列に
よって、積分器１のコンデンサＣ1は充電され出力電圧
は上がる。ところが、バースト波信号のパルス抜けの期
間においては放電のみが行われ出力電圧が下がる。この
とき、コンパレータ回路のヒステリシス幅が正常な場合
は、図１（ａ）に示すように、このバースト波信号のパ
ルス抜けの期間では、積分器１の出力波形の電圧が下が
っても、コンパレータ２の下の変化点であるｏｆｆスレ
ッシュレベルＶｏｆｆよりも低くならず、コンパレータ
２の出力は変化しない。
【００２２】しかし、ヒステリシス幅が小さいと、図１
（ｂ）に示すように、バースト波信号のパルス抜けの期
間では、積分器１の出力波形の電圧は下がり、ｏｆｆス
レッシュレベルＶｏｆｆより低くなり、コンパレータ２
の出力はＨＩＧＨに反転する。その後、パルス列が再び
入力されると積分器１の出力電圧が上がり、コンパレー
タ２の上の変化点であるｏｎスレッシュレベルＶｏｎを
越え、コンパレータ２の出力がｏｆｆに反転する。した
がって、所定のパルス抜け時間を持つパルス信号を入力
すると、ヒステリシス幅が小さい場合はコンパレータ２
の出力が２度の反転をするので、この反転の有無を調べ
ることによりヒステリシス検査を行うことができる。
（ｂ）に示すように、バースト波信号のパルス抜けの期
間では、積分器１の出力波形の電圧は下がり、ｏｆｆス
レッシュレベルＶｏｆｆより低くなり、コンパレータ２
の出力はＨＩＧＨに反転する。その後、パルス列が再び
入力されると積分器１の出力電圧が上がり、コンパレー
タ２の上の変化点であるｏｎスレッシュレベルＶｏｎを
越え、コンパレータ２の出力がｏｆｆに反転する。した
がって、所定のパルス抜け時間を持つパルス信号を入力
すると、ヒステリシス幅が小さい場合はコンパレータ２
の出力が２度の反転をするので、この反転の有無を調べ
ることによりヒステリシス検査を行うことができる。
【００２３】ところで、バースト波信号の所定のパルス
抜け時間によって、積分器１の放電時の電圧の低下量は
影響される。この時間が大きく設定されていると、放電
量が大きくなって、電圧レベルが下がり過ぎ、正常なヒ
ステリシス幅のｏｆｆスレッシュレベルＶｏｆｆより下
がってしまい、コンパレータ２の出力が反転することに
なり正常な検査ができなくなる。そこで、パルス抜け時
間は、コンパレータ回路のヒステリシス幅と積分器１の
放電電流とで決定される時間よりも短い時間とされ、パ
ルス抜け時間をＴ、ヒステリシス幅をＶ（Ｒ1・Ｉ3）、
積分器１のコンデンサＣ1の静電容量をＣ、放電電流を
Ｉとすると、Ｔ＜（Ｃ・Ｖ）／Ｉの関係を有するように
設定され、パルス抜け時間Ｔにおける放電によっての電
圧レベルが、正常なヒステリシス幅のｏｆｆスレッシュ
レベルＶｏｆｆより低くならないように小さく設定する
ことが必要である。
抜け時間によって、積分器１の放電時の電圧の低下量は
影響される。この時間が大きく設定されていると、放電
量が大きくなって、電圧レベルが下がり過ぎ、正常なヒ
ステリシス幅のｏｆｆスレッシュレベルＶｏｆｆより下
がってしまい、コンパレータ２の出力が反転することに
なり正常な検査ができなくなる。そこで、パルス抜け時
間は、コンパレータ回路のヒステリシス幅と積分器１の
放電電流とで決定される時間よりも短い時間とされ、パ
ルス抜け時間をＴ、ヒステリシス幅をＶ（Ｒ1・Ｉ3）、
積分器１のコンデンサＣ1の静電容量をＣ、放電電流を
Ｉとすると、Ｔ＜（Ｃ・Ｖ）／Ｉの関係を有するように
設定され、パルス抜け時間Ｔにおける放電によっての電
圧レベルが、正常なヒステリシス幅のｏｆｆスレッシュ
レベルＶｏｆｆより低くならないように小さく設定する
ことが必要である。
【００２４】このように、バースト波信号をコンパレー
タ回路に入力し、コンパレータの出力を常時監視して、
その出力の反転の有無を調べるだけで、ヒステリシスの
検査が行えるので、従来のコンパレータ回路のヒステリ
シス検査方法のように、コンパレータ回路への入力電圧
を少しずつ変化させていく手間がかからず、非常に短い
時間で検査を終了することができる。例えば、１チップ
あたり従来の方法にくらべて、０．５秒程度の短縮が可
能であり、一枚のウェハーに約６０００のチップがある
と、３０００秒の短縮となり、大いなる検査工程の時数
削減を図ることができる。
タ回路に入力し、コンパレータの出力を常時監視して、
その出力の反転の有無を調べるだけで、ヒステリシスの
検査が行えるので、従来のコンパレータ回路のヒステリ
シス検査方法のように、コンパレータ回路への入力電圧
を少しずつ変化させていく手間がかからず、非常に短い
時間で検査を終了することができる。例えば、１チップ
あたり従来の方法にくらべて、０．５秒程度の短縮が可
能であり、一枚のウェハーに約６０００のチップがある
と、３０００秒の短縮となり、大いなる検査工程の時数
削減を図ることができる。
【００２５】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。
【００２６】
【発明の効果】以上の説明から明らかな通り、本発明に
よると、バースト波信号をコンパレータ回路に入力し、
コンパレータの出力を常時監視して、その出力の反転の
有無を調べるだけで、ヒステリシスの検査が行えるの
で、従来のコンパレータ回路の検査方法のように、コン
パレータ回路への入力電圧を少しずつ変化させていく手
間がかからず、非常に短い時間で検査を終了することが
できるといった優れた効果がある。そのため、コンパレ
ータ回路の検査において非常に有用であり、量産すると
きなどにおいて非常にコストダウンに貢献できる検査方
法を提供することができる。
よると、バースト波信号をコンパレータ回路に入力し、
コンパレータの出力を常時監視して、その出力の反転の
有無を調べるだけで、ヒステリシスの検査が行えるの
で、従来のコンパレータ回路の検査方法のように、コン
パレータ回路への入力電圧を少しずつ変化させていく手
間がかからず、非常に短い時間で検査を終了することが
できるといった優れた効果がある。そのため、コンパレ
ータ回路の検査において非常に有用であり、量産すると
きなどにおいて非常にコストダウンに貢献できる検査方
法を提供することができる。
【図１】コンパレータへの入力電圧波形とコンパレータ
の出力波形を示した図であり、（ａ）はヒステリシス幅
の正常時の波形を示した図、（ｂ）はヒステリシス幅の
小さい時の波形を示した図
の出力波形を示した図であり、（ａ）はヒステリシス幅
の正常時の波形を示した図、（ｂ）はヒステリシス幅の
小さい時の波形を示した図
【図２】コンパレータ回路の回路図
【図３】パルス発生装置の回路図
【図４】パルス発生装置の各出力波形を示す図
【図５】従来のコンパレータ回路の検査における接続の
様子を示す図
様子を示す図
【図６】従来の検査方法における入力電圧波形とコンパ
レータの出力波形を示した図
レータの出力波形を示した図
１ 積分器 ２ コンパレータ １０ 発振器 １１ パルス発生回路 １２〜１５ 分周器 １６〜１９ シフトレジスタ ２０ ＯＲ回路 ２１，２２ ＡＮＤ回路
Claims (3)
- 【請求項１】 入力端子を有しコンデンサを含んだ積分
器と、出力端子を有しヒステリシスを持つコンパレータ
とを具備し、積分器の出力がコンパレータに入力される
コンパレータ回路において、所定のパルス抜け時間を持
つパルス信号を積分器の入力端子に入力し、コンパレー
タの出力端子からの出力信号の反転の有無を調べてヒス
テリシス幅を検査することを特徴とするコンパレータ回
路のヒステリシス検査方法。 - 【請求項２】 パルス抜け時間は、コンパレータ回路の
ヒステリシス幅と、積分器の放電電流とで決定される時
間よりも短い時間とされたことを特徴とする請求項１記
載のコンパレータ回路のヒステリシス検査方法。 - 【請求項３】 パルス抜け時間をＴ、正常なコンパレー
タのヒステリシス幅をＶ、積分器のコンデンサの静電容
量をＣ、積分器のコンデンサの放電電流をＩとすると、
Ｔ＜（Ｃ・Ｖ）／Ｉの関係を有することを特徴とする請
求項１または２記載のコンパレータ回路のヒステリシス
検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16579395A JP3160185B2 (ja) | 1995-06-30 | 1995-06-30 | コンパレータ回路のヒステリシス検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16579395A JP3160185B2 (ja) | 1995-06-30 | 1995-06-30 | コンパレータ回路のヒステリシス検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0915283A JPH0915283A (ja) | 1997-01-17 |
| JP3160185B2 true JP3160185B2 (ja) | 2001-04-23 |
Family
ID=15819105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16579395A Expired - Fee Related JP3160185B2 (ja) | 1995-06-30 | 1995-06-30 | コンパレータ回路のヒステリシス検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160185B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100403044C (zh) * | 2003-12-10 | 2008-07-16 | 上海贝岭股份有限公司 | 迟滞比较器迟滞窗口自动调节与测量的一种电路结构 |
-
1995
- 1995-06-30 JP JP16579395A patent/JP3160185B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0915283A (ja) | 1997-01-17 |
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