JPH0456488B2 - - Google Patents
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- Publication number
- JPH0456488B2 JPH0456488B2 JP58145354A JP14535483A JPH0456488B2 JP H0456488 B2 JPH0456488 B2 JP H0456488B2 JP 58145354 A JP58145354 A JP 58145354A JP 14535483 A JP14535483 A JP 14535483A JP H0456488 B2 JPH0456488 B2 JP H0456488B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- clock signal
- sawtooth
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
- G05B11/01—Automatic controllers electric
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタル回路におけるクロツク障
害の検出に関する。
害の検出に関する。
従来デイジタル回路のクロツク障害を発見する
ためには、クロツクを検出して出力の有無を検出
する方法、あるいはワンシヨツトマルチバイブレ
ータによる再トリガによる方法などがあつた。し
かし、これらはいずれもクロツクの周波数値の異
常を検出することができないという欠点があつ
た。
ためには、クロツクを検出して出力の有無を検出
する方法、あるいはワンシヨツトマルチバイブレ
ータによる再トリガによる方法などがあつた。し
かし、これらはいずれもクロツクの周波数値の異
常を検出することができないという欠点があつ
た。
本発明の目的は、隣接して相異なる時定数を有
する一対の時定数回路と１個のＤ形フリツプフロ
ツプとを使用し、上記両時定数により規定された
領域の内部にクロツクレートの逆数が入つた場合
のみにクロツクが正常であると判定するように構
成することにより上記欠点を除去し、デイジタル
回路のクロツク発振部に生じた異常を容易、か
つ、すみやかに検出できるクロツク検出回路を提
供することにある。
する一対の時定数回路と１個のＤ形フリツプフロ
ツプとを使用し、上記両時定数により規定された
領域の内部にクロツクレートの逆数が入つた場合
のみにクロツクが正常であると判定するように構
成することにより上記欠点を除去し、デイジタル
回路のクロツク発振部に生じた異常を容易、か
つ、すみやかに検出できるクロツク検出回路を提
供することにある。
本発明によるクロツク検出回路は、クロツク信
号とこのクロツク信号を所定時間遅延させた信号
とに応答してクロツク信号の周期τcに対応したリ
セツトパルスを発生する検出回路と、予め定めた
第１の時定数τ1を有しリセツトパルスに応答して
初期状態に戻る第１の鋸波信号発生部と、第１の
時定数より長い予め定めた第２の時定数τ2を有し
リセツトパルスに応答して初期状態に戻る第２の
鋸波信号発生部と、第１及び第２の鋸波信号発生
部の出力をそれぞれ受けるＤ端子及びリセツト端
子並びにクロツク信号を受けるクロツク端子を有
し、クロツク信号の周期が第１及び第２の時定数
間に含まれるときτ1＜τc＜τ2、所定の検出信号を
出力するＤ形フリツプフロツプとを含む。
号とこのクロツク信号を所定時間遅延させた信号
とに応答してクロツク信号の周期τcに対応したリ
セツトパルスを発生する検出回路と、予め定めた
第１の時定数τ1を有しリセツトパルスに応答して
初期状態に戻る第１の鋸波信号発生部と、第１の
時定数より長い予め定めた第２の時定数τ2を有し
リセツトパルスに応答して初期状態に戻る第２の
鋸波信号発生部と、第１及び第２の鋸波信号発生
部の出力をそれぞれ受けるＤ端子及びリセツト端
子並びにクロツク信号を受けるクロツク端子を有
し、クロツク信号の周期が第１及び第２の時定数
間に含まれるときτ1＜τc＜τ2、所定の検出信号を
出力するＤ形フリツプフロツプとを含む。
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図は、本発明のよるクロツク検出回路の一
実施例を示す回路図である。第１図において、１
はインバータ、２はNANDゲート、３はＤ形フ
リツプフロツプ、４は抵抗器、５はコンデンサ、
６，７はダイオード、８は抵抗器、９はコンデン
サ、１０は抵抗器、１１はコンデンサである。抵
抗器４とコンデンサ５とにより遅延回路として作
用する微分回路が形成され、抵抗８とコンデンサ
９とにより第１の時定数回路が形成され、抵抗１
０とコンデンサ１１とによつて第２の時定数回路
が形成されている。
実施例を示す回路図である。第１図において、１
はインバータ、２はNANDゲート、３はＤ形フ
リツプフロツプ、４は抵抗器、５はコンデンサ、
６，７はダイオード、８は抵抗器、９はコンデン
サ、１０は抵抗器、１１はコンデンサである。抵
抗器４とコンデンサ５とにより遅延回路として作
用する微分回路が形成され、抵抗８とコンデンサ
９とにより第１の時定数回路が形成され、抵抗１
０とコンデンサ１１とによつて第２の時定数回路
が形成されている。
第１図において、クロツク入力INはインバー
タ１の入力端子とNANDゲート２の入力端子と
に加えられ、インバータ１の出力は遅延回路４，
５に加えられている。遅延回路４，５の出力は、
NANDゲート２の他の入力端子に加えられてい
る。NANDゲート２の出力はダイオード７と抵
抗器８とコンデンサ９とからなる第１の鋸波発生
部、ならびにダイオード６と抵抗器１０とコンデ
ンサ１１とからなる第２の鋸波発生部に供給され
ている。第１および第２の鋸波発生部の出力は、
それぞれＤ形フリツプフロツプ３のＤ端子とリセ
ツト端子Ｒとに供給されている。第１図におい
て、、、、、、、、は波形チエ
ツク点である。
タ１の入力端子とNANDゲート２の入力端子と
に加えられ、インバータ１の出力は遅延回路４，
５に加えられている。遅延回路４，５の出力は、
NANDゲート２の他の入力端子に加えられてい
る。NANDゲート２の出力はダイオード７と抵
抗器８とコンデンサ９とからなる第１の鋸波発生
部、ならびにダイオード６と抵抗器１０とコンデ
ンサ１１とからなる第２の鋸波発生部に供給され
ている。第１および第２の鋸波発生部の出力は、
それぞれＤ形フリツプフロツプ３のＤ端子とリセ
ツト端子Ｒとに供給されている。第１図におい
て、、、、、、、、は波形チエ
ツク点である。
第２図は上記波形チエツク点における波形を示
す図であり、第２図におけるＡ〜Ｈは第１図の
〜に対応する。第２図に示す波形のクロツクレ
ートは、次のように設定する。すなわち、抵抗器
８とコンデンサ９とによつて決定される第１の時
定数τ1と、抵抗器１０とコンデンサ１１とによつ
て決定される第２の時定数τ2との間の関係はτ1＜
τ2である。そこで、クロツクレートの逆数τcがτ1
＜τc＜τ2になるようにクロツクレートを決定す
る。この場合には、クロツク検出回路は正常な周
波数であるとして検出する。
す図であり、第２図におけるＡ〜Ｈは第１図の
〜に対応する。第２図に示す波形のクロツクレ
ートは、次のように設定する。すなわち、抵抗器
８とコンデンサ９とによつて決定される第１の時
定数τ1と、抵抗器１０とコンデンサ１１とによつ
て決定される第２の時定数τ2との間の関係はτ1＜
τ2である。そこで、クロツクレートの逆数τcがτ1
＜τc＜τ2になるようにクロツクレートを決定す
る。この場合には、クロツク検出回路は正常な周
波数であるとして検出する。
Ａにより示されるクロツク信号は、インバータ
１により反転され、抵抗器４とコンデンサ５とに
より成る遅延回路で遅延されてNANDゲート２
へ加えられ、Ｃに示すようなクロツク信号の立上
がりに同期した負のパルスになる。このパルスが
ダイオード７を介して抵抗器８とコンデンサ９と
により放電し、クロツクの立上がりから開始する
鋸波が形成される。この鋸波に対してＤ端子の信
号の論理値が１であるか、または０であるかを判
定したものがＥに示す波形である。
１により反転され、抵抗器４とコンデンサ５とに
より成る遅延回路で遅延されてNANDゲート２
へ加えられ、Ｃに示すようなクロツク信号の立上
がりに同期した負のパルスになる。このパルスが
ダイオード７を介して抵抗器８とコンデンサ９と
により放電し、クロツクの立上がりから開始する
鋸波が形成される。この鋸波に対してＤ端子の信
号の論理値が１であるか、または０であるかを判
定したものがＥに示す波形である。
Ｅは鋸波信号の立ち上がりからτ1時間経過後に
論理値が１になることを示しており、鋸波信号Ｄ
のレベルは、τ1時間経過後にＤ端子に対し、論理
値１のレベルに達する。クロツク信号の次の立上
がり時刻ではＥに示す波形の論理値は１であるの
で、クロツク端子CKにクロツクを入力すること
により信号の論理値１がサンプリングされてラツ
チされる。第２の時定数に関しても同様の動作を
するが、第２の時定数は第１の時定数よりも大き
く選定されているので、電圧が上記よりも高くは
ならない。この鋸波に対して、リセツト端子Ｒの
信号の論理値が１であるか、または０であるかを
判定したものがＧに示す波形である。
論理値が１になることを示しており、鋸波信号Ｄ
のレベルは、τ1時間経過後にＤ端子に対し、論理
値１のレベルに達する。クロツク信号の次の立上
がり時刻ではＥに示す波形の論理値は１であるの
で、クロツク端子CKにクロツクを入力すること
により信号の論理値１がサンプリングされてラツ
チされる。第２の時定数に関しても同様の動作を
するが、第２の時定数は第１の時定数よりも大き
く選定されているので、電圧が上記よりも高くは
ならない。この鋸波に対して、リセツト端子Ｒの
信号の論理値が１であるか、または０であるかを
判定したものがＧに示す波形である。
このＧは第４図に示すように、鋸波信号の立ち
上がりからτ2時間経過後に論理値が１になること
を示しており、鋸波信号Ｆのレベルは、τ2時間経
過後にＲ端子に対し、論理値１のレベルに達す
る。しかしながら、第２図の場合はＧに示す波形
からも明らかなように、信号の論理値は０のまま
であり、リセツトはかからない。したがつて、Ｈ
によつて示されるＱ出力端子の信号の論理値は１
となつて、クロツクを検出したことが示されてい
る。
上がりからτ2時間経過後に論理値が１になること
を示しており、鋸波信号Ｆのレベルは、τ2時間経
過後にＲ端子に対し、論理値１のレベルに達す
る。しかしながら、第２図の場合はＧに示す波形
からも明らかなように、信号の論理値は０のまま
であり、リセツトはかからない。したがつて、Ｈ
によつて示されるＱ出力端子の信号の論理値は１
となつて、クロツクを検出したことが示されてい
る。
次に、クロツク信号の周波数が異常に高くなつ
た場合の波形を第３図に示す。第３図において、
Ａ〜Ｈは第２図と同様な意味をもつ。第３図にお
いては、クロツク信号の周期が短いためＤにより
示される鋸波の電圧値は高くならず、Ｅにより示
される信号の論理値は０のままである。これをク
ロツク信号でサンプリングすると、０がサンプリ
ングされてラツチされる。Ｆにより示される波形
を観察すると、正常な周波数のクロツク信号を入
力したものに比べて電圧が高くならないので、Ｄ
形フリツプフロツプ３はリセツトされない。した
がつて、この場合にはＨにより示される波形の論
理値は０であり、クロツク信号は検出できない。
た場合の波形を第３図に示す。第３図において、
Ａ〜Ｈは第２図と同様な意味をもつ。第３図にお
いては、クロツク信号の周期が短いためＤにより
示される鋸波の電圧値は高くならず、Ｅにより示
される信号の論理値は０のままである。これをク
ロツク信号でサンプリングすると、０がサンプリ
ングされてラツチされる。Ｆにより示される波形
を観察すると、正常な周波数のクロツク信号を入
力したものに比べて電圧が高くならないので、Ｄ
形フリツプフロツプ３はリセツトされない。した
がつて、この場合にはＨにより示される波形の論
理値は０であり、クロツク信号は検出できない。
次に、クロツク信号の周波数が異常に低くなつ
た場合の波形を第４図に示す。第４図において、
Ａ〜Ｈは第２図と同様な意味をもつ。クロツク信
号の周期が長いため、Ｄにより示される鋸波の電
圧値は十分高い値になる。クロツク信号の立上が
りでは、Ｅにより示される信号の論理値は１とな
つている。Ｆにより示される波形を観察すると、
正常周波数のクロツク信号を入力したものと比べ
て電圧は高くなり、クロツク信号の立上がりでは
Ｇにより示される信号の論理値は１となつてい
る。したがつて、クロツク信号の立上がりでＤ形
フリツプフロツプ３はＥに示される信号の論理値
１をサンプリングするが、Ｇに示される論理値１
でリセツトされるので、Ｈにより示される信号の
論理値は０となり、クロツク信号は検出できな
い。
た場合の波形を第４図に示す。第４図において、
Ａ〜Ｈは第２図と同様な意味をもつ。クロツク信
号の周期が長いため、Ｄにより示される鋸波の電
圧値は十分高い値になる。クロツク信号の立上が
りでは、Ｅにより示される信号の論理値は１とな
つている。Ｆにより示される波形を観察すると、
正常周波数のクロツク信号を入力したものと比べ
て電圧は高くなり、クロツク信号の立上がりでは
Ｇにより示される信号の論理値は１となつてい
る。したがつて、クロツク信号の立上がりでＤ形
フリツプフロツプ３はＥに示される信号の論理値
１をサンプリングするが、Ｇに示される論理値１
でリセツトされるので、Ｈにより示される信号の
論理値は０となり、クロツク信号は検出できな
い。
次にクロツクが停止した場合には、点に現れ
る信号の論理値が１または０に固定される。点
における信号の論理値が０になつた場合には、
NANDゲート２を介して点の信号の論理値は
１となる。点における信号の論理値が０になつ
たときには点における信号の論理値が１になる
ため、点における信号の論理値は１となる。し
たがつて、点における電圧の値は電源電圧VCC
に等しくなり、点における信号の論理値が１に
なつてＤ形フリツプフロツプ３はリセツトされ
る。このため、点における信号の論理値は０と
なり、クロツク信号が検出できない。
る信号の論理値が１または０に固定される。点
における信号の論理値が０になつた場合には、
NANDゲート２を介して点の信号の論理値は
１となる。点における信号の論理値が０になつ
たときには点における信号の論理値が１になる
ため、点における信号の論理値は１となる。し
たがつて、点における電圧の値は電源電圧VCC
に等しくなり、点における信号の論理値が１に
なつてＤ形フリツプフロツプ３はリセツトされ
る。このため、点における信号の論理値は０と
なり、クロツク信号が検出できない。
以上説明したように、点における信号の論理
値が１になるのは点に現れる入力信号のクロツ
クレートの逆数τcが第１の時定数τ1と第２の時定
数τ2との中間にある場合に限られる。
値が１になるのは点に現れる入力信号のクロツ
クレートの逆数τcが第１の時定数τ1と第２の時定
数τ2との中間にある場合に限られる。
本発明は以上説明したように、隣接して相異な
る時定数を有する一対の時定数回路と１個のＤ形
フリツプフロツプとにより上記両時定数により規
定された領域の内部にクロツクレートの逆数が入
つた場合のみにクロツクが正常であると判定する
ように構成することにより、デイジタル回路のク
ロツク発振部に生じた異常を容易、かつ、すみや
かに検出できるという効果がある。
る時定数を有する一対の時定数回路と１個のＤ形
フリツプフロツプとにより上記両時定数により規
定された領域の内部にクロツクレートの逆数が入
つた場合のみにクロツクが正常であると判定する
ように構成することにより、デイジタル回路のク
ロツク発振部に生じた異常を容易、かつ、すみや
かに検出できるという効果がある。
また、本願は鋸波信号を用いているから、ノイ
ズ等の瞬間的なパルスに対し再トリガがかかるこ
とはなく安定に動作するという効果がある。
ズ等の瞬間的なパルスに対し再トリガがかかるこ
とはなく安定に動作するという効果がある。
第１図は、本発明によるクロツク検出回路の一
実施例を示す回路図である。第２図は、クロツク
信号の周波数が正常なときにおける第１図に示す
回路の各部の波形を示す図である。第３図、なら
びに第４図はクロツク信号の周波数が異常な場合
における第１図に示す回路の各部の波形を示す図
である。 １……インバータ、２……NANDゲート、３
……Ｄ形フリツプフロツプ、４，８，１０……抵
抗器、５，９，１１……コンデンサ、６，７……
ダイオード。
実施例を示す回路図である。第２図は、クロツク
信号の周波数が正常なときにおける第１図に示す
回路の各部の波形を示す図である。第３図、なら
びに第４図はクロツク信号の周波数が異常な場合
における第１図に示す回路の各部の波形を示す図
である。 １……インバータ、２……NANDゲート、３
……Ｄ形フリツプフロツプ、４，８，１０……抵
抗器、５，９，１１……コンデンサ、６，７……
ダイオード。
Claims (1)
- １ クロツク信号とこのクロツク信号を所定時間
遅延させた信号とに応答して前記クロツク信号の
周期τcに対応したリセツトパルスを発生する検出
回路と、予め定めた第１の時定数τ1を有し前記リ
セツトパルスに応答して初期状態に戻る第１の鋸
波信号発生部と、前記第１の時定数より長い予め
定めた第２の時定数τ2を有し前記リセツトパルス
に応答して初期状態に戻る第２の鋸波信号発生部
と、前記第１及び第２の鋸波信号発生部の出力を
それぞれ受けるＤ端子及びリセツト端子並びに前
記クロツク信号を受けるクロツク端子を有し、前
記クロツク信号の周期が前記第１及び第２の時定
数間に含まれるときτ1＜τc＜τ2、所定の検出信号
を出力するＤ形フリツプフロツプとを含むクロツ
ク検出回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145354A JPS6037815A (ja) | 1983-08-09 | 1983-08-09 | クロツク検出回路 |
| JP14535484A JPS6125215A (ja) | 1983-08-09 | 1984-07-13 | デジタルサ−ボ装置 |
| US06/638,051 US4672325A (en) | 1983-08-09 | 1984-08-06 | Clock frequency detection circuit |
| EP84109424A EP0133574B1 (en) | 1983-08-09 | 1984-08-08 | Clock frequency detector |
| DE8484109424T DE3472048D1 (en) | 1983-08-09 | 1984-08-08 | Clock frequency detector |
| CA000460513A CA1211165A (en) | 1983-08-09 | 1984-08-08 | Clock detector |
| AU31709/84A AU569563B2 (en) | 1983-08-09 | 1984-08-08 | Clock detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145354A JPS6037815A (ja) | 1983-08-09 | 1983-08-09 | クロツク検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037815A JPS6037815A (ja) | 1985-02-27 |
| JPH0456488B2 true JPH0456488B2 (ja) | 1992-09-08 |
Family
ID=15383253
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145354A Granted JPS6037815A (ja) | 1983-08-09 | 1983-08-09 | クロツク検出回路 |
| JP14535484A Pending JPS6125215A (ja) | 1983-08-09 | 1984-07-13 | デジタルサ−ボ装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14535484A Pending JPS6125215A (ja) | 1983-08-09 | 1984-07-13 | デジタルサ−ボ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4672325A (ja) |
| EP (1) | EP0133574B1 (ja) |
| JP (2) | JPS6037815A (ja) |
| AU (1) | AU569563B2 (ja) |
| CA (1) | CA1211165A (ja) |
| DE (1) | DE3472048D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3420373C2 (de) * | 1984-06-01 | 1986-09-18 | Gkss - Forschungszentrum Geesthacht Gmbh, 2054 Geesthacht | Verfahren zur Herstellung einer integralasymmetrischen Membran zur Trennung von Gasen |
| JP2823573B2 (ja) * | 1988-03-26 | 1998-11-11 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 回転監視方法及び装置 |
| DE3815531A1 (de) * | 1988-05-06 | 1989-11-23 | Heidelberger Druckmasch Ag | Verfahren und anordnung zur ueberwachung eines taktsignals |
| US5043722A (en) * | 1989-01-30 | 1991-08-27 | Honeywell Inc. | Detector for colliding signals in asynchronous communication |
| CA2062620C (en) * | 1991-07-31 | 1998-10-06 | Robert Paff | Surveillance apparatus with enhanced control of camera and lens assembly |
| US5589784A (en) * | 1992-03-31 | 1996-12-31 | Texas Instruments Incorporated | Method and apparatus for detecting changes in a clock signal to static states |
| US5471488A (en) * | 1994-04-05 | 1995-11-28 | International Business Machines Corporation | Clock fault detection circuit |
| EP0709774A1 (en) * | 1994-10-27 | 1996-05-01 | STMicroelectronics S.r.l. | Method and circuit for detecting a fault in a clock signal for microprocessor electronic devices including memory elements |
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