JPS6125215A - デジタルサ−ボ装置 - Google Patents
デジタルサ−ボ装置Info
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- JPS6125215A JPS6125215A JP14535484A JP14535484A JPS6125215A JP S6125215 A JPS6125215 A JP S6125215A JP 14535484 A JP14535484 A JP 14535484A JP 14535484 A JP14535484 A JP 14535484A JP S6125215 A JPS6125215 A JP S6125215A
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- disturbance
- adder
- circuit
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
- G05B11/01—Automatic controllers electric
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えばビデオテープレコーダ（以下、ＶＴＲ
と称する）のドラムサーが装置やキャプスタンサーが装
置に見られるように、自動周波数制御ループ（以下、Ａ
ＦＣループと称する）と自動位相制御ルーｆ（以下、Ａ
ＰＣルーゾと称する）を備えたサー？装置に関する。
と称する）のドラムサーが装置やキャプスタンサーが装
置に見られるように、自動周波数制御ループ（以下、Ａ
ＦＣループと称する）と自動位相制御ルーｆ（以下、Ａ
ＰＣルーゾと称する）を備えたサー？装置に関する。
ＶＴＲＫおける回転へ、トドラムのサーが装置やキャプ
スタンのサーが装置は、一般に１ラムモータやキャプス
タンモータの回転数を制御するＡＦＣループとその回転
位相を制御するＡＰＣループの２つの制御ループを有す
る。
スタンのサーが装置は、一般に１ラムモータやキャプス
タンモータの回転数を制御するＡＦＣループとその回転
位相を制御するＡＰＣループの２つの制御ループを有す
る。
第４図はＶＴＲにおけるドラムサーが装置やキヤプスタ
ンサ−が装置の構成を示す図である。
ンサ−が装置の構成を示す図である。
第４図において、１１は磁気テープ、１２は回転へ、ト
ド２ム、１３はドラムモータである。
ド２ム、１３はドラムモータである。
１４はキャプスタン、１５はキャプスタンモータ、１６
はピンチローラである。１７はコントロールヘッドであ
る。
はピンチローラである。１７はコントロールヘッドであ
る。
こむで、ドラムサーが装置の構成要素を説明すると、１
８はドラム周波数発生器（タコメータ又はタコジェネレ
ータと呼ばれている）、１９は帰還信号増幅及びシ、ミ
、トアンデ、２ｏは周波数弁別器、２１はループ加算回
路、２２はＡＦＣ／Ｉ／−デ補償？イルタ、２３は駆動
アンプ、２４はドラムパルス発生器、２“５は帰還信号
増幅及びシュミットアンプ、２６は遅延器、２７は位相
比較器、２８はＡＰＣルーゾ補償フィルタである。
８はドラム周波数発生器（タコメータ又はタコジェネレ
ータと呼ばれている）、１９は帰還信号増幅及びシ、ミ
、トアンデ、２ｏは周波数弁別器、２１はループ加算回
路、２２はＡＦＣ／Ｉ／−デ補償？イルタ、２３は駆動
アンプ、２４はドラムパルス発生器、２“５は帰還信号
増幅及びシュミットアンプ、２６は遅延器、２７は位相
比較器、２８はＡＰＣルーゾ補償フィルタである。
次に、キャブスタンサーブ装置の構成要素を説明すると
、−２９はキャプスタン周波数発生器（タコメータ又は
タコジェネレータと呼ばれている）、３０は帰還信号増
幅及びシュミットアンプ、３１は周波数弁別器、３２は
ループ加算器、３３はＡＦＣループ補償フィルタ、３４
は駆動アンプ、３５は分周器、３６は位相比較器、３７
はＡＰＣループ補償フィルタである。
、−２９はキャプスタン周波数発生器（タコメータ又は
タコジェネレータと呼ばれている）、３０は帰還信号増
幅及びシュミットアンプ、３１は周波数弁別器、３２は
ループ加算器、３３はＡＦＣループ補償フィルタ、３４
は駆動アンプ、３５は分周器、３６は位相比較器、３７
はＡＰＣループ補償フィルタである。
なお、第４図において、３８は映像信号の入力端子、３
９は垂直同期分離回路、４ｏはＡ分周器、４１は゛アン
プ、４２は基準発振器、４３は遅延器、４４は帰還信号
増幅およびシュミットアンプ、４５〜４８はスイッチで
ある。スイ、チ４５〜４８の可動接片は記録時、固定接
点（Ｒ）に接続され、再生時、固定接点（Ｐ）に接続さ
れる。
９は垂直同期分離回路、４ｏはＡ分周器、４１は゛アン
プ、４２は基準発振器、４３は遅延器、４４は帰還信号
増幅およびシュミットアンプ、４５〜４８はスイッチで
ある。スイ、チ４５〜４８の可動接片は記録時、固定接
点（Ｒ）に接続され、再生時、固定接点（Ｐ）に接続さ
れる。
上記装置構成要素中、周波数弁別器２０，３１、位相比
較器２７，３６、分周器３０．４０．基準発振器４２は
デジタル回路化されておシ、動作の安定性の向上が図ら
れている。
較器２７，３６、分周器３０．４０．基準発振器４２は
デジタル回路化されておシ、動作の安定性の向上が図ら
れている。
また、このデジタル回路化された構成要素を含め、帰還
信号増幅およびシュミットアンプ１９．２５．３０．４
０と遅延器２６．４３は集積回路化され、回路の小形、
省電力化が図られている。
信号増幅およびシュミットアンプ１９．２５．３０．４
０と遅延器２６．４３は集積回路化され、回路の小形、
省電力化が図られている。
また、ＡＰ’Ｃループ補償フィルタ２２．３３、ループ
加算器２１．３２、ＡＰＣループ補償フィルタ２８．３
７、駆動アンプ２３．３４はアナログ回路となっている
。したがって、デジタル回路で構成される位相比較器２
７．３６、周波数弁別器２０．３１の出力段には、デジ
タル／アナログコンバータが設けられ、アナログの出力
信号が得られるようになっている。
加算器２１．３２、ＡＰＣループ補償フィルタ２８．３
７、駆動アンプ２３．３４はアナログ回路となっている
。したがって、デジタル回路で構成される位相比較器２
７．３６、周波数弁別器２０．３１の出力段には、デジ
タル／アナログコンバータが設けられ、アナログの出力
信号が得られるようになっている。
キャプスタン１４の駆動がディレクト駆動方式のように
、駆動モータの回転数が低く、駆動電圧が電源電圧に比
べて極めて低い場合は、駆動トランジスタの電力損失を
少なくするためにノ々ルス幅変調（ＰＷＭ）発生器が設
けられ、駆動アンプ３４はＰＷＭ信号で動作される。
、駆動モータの回転数が低く、駆動電圧が電源電圧に比
べて極めて低い場合は、駆動トランジスタの電力損失を
少なくするためにノ々ルス幅変調（ＰＷＭ）発生器が設
けられ、駆動アンプ３４はＰＷＭ信号で動作される。
上記の如く、アナログ回路を含めた構成は、■ モータ
の特性の変更に際して、ループ補償フィルタ等の変更が
容易である ■ ループ特性測定器（サーがアナライザ）がアナログ
回路であるため、閉ループ特性の測定が容易となる 等の利点がある。
の特性の変更に際して、ループ補償フィルタ等の変更が
容易である ■ ループ特性測定器（サーがアナライザ）がアナログ
回路であるため、閉ループ特性の測定が容易となる 等の利点がある。
しかし、最近のＶＴＲにおいては、可変速再生やつなぎ
撮シにおいて、ループの高速応答が要求されるようにな
っている。このため、回路中のコンデンサの初期値設定
を要する等、平衡点でのループの安定性の改善だけでな
く、過渡応答特性の改善も要求されるようになっている
。
撮シにおいて、ループの高速応答が要求されるようにな
っている。このため、回路中のコンデンサの初期値設定
を要する等、平衡点でのループの安定性の改善だけでな
く、過渡応答特性の改善も要求されるようになっている
。
また、ポータプルＶＴＲにおいては、回路の小形化、省
電力化に対する要求が非常に強く、巻取シおよび供給の
各リールの駆動にも、ダイレクト駆動方式のモータが採
用されるようになっている。これによ、り、ＶＴＲのサ
ーぎ装置は、ドラム、キャプスタン、リールの制御が相
互に関連し、回路の複雑化と部品点数の増加を招いてい
る。
電力化に対する要求が非常に強く、巻取シおよび供給の
各リールの駆動にも、ダイレクト駆動方式のモータが採
用されるようになっている。これによ、り、ＶＴＲのサ
ーぎ装置は、ドラム、キャプスタン、リールの制御が相
互に関連し、回路の複雑化と部品点数の増加を招いてい
る。
上述したような問題を解決する１つの方法として、最近
のデジタル技術と集積回路技術を応用して、ＡＦＣルー
プ補償フィルタ２２．３３、ＡＰＣループ補償フィルタ
２Ｂ、３７、ループ加算器２１，３２、Ｆ’ＷＭ発生器
をデジタル回路で構成し、集積回路化することが考えら
れる。。仁のように、回路をテ゛ゾタル回路化、集積回
路化、ソフトウェア化することで、 ■ 平衡点の個々のループの安定化の向上■ 過渡時の
変数の初期化による応答性の改善■ 部品点数の削減 が図られることが期待できる。
のデジタル技術と集積回路技術を応用して、ＡＦＣルー
プ補償フィルタ２２．３３、ＡＰＣループ補償フィルタ
２Ｂ、３７、ループ加算器２１，３２、Ｆ’ＷＭ発生器
をデジタル回路で構成し、集積回路化することが考えら
れる。。仁のように、回路をテ゛ゾタル回路化、集積回
路化、ソフトウェア化することで、 ■ 平衡点の個々のループの安定化の向上■ 過渡時の
変数の初期化による応答性の改善■ 部品点数の削減 が図られることが期待できる。
しかし、回路のデジタル回路化を進めると・回路の閉ル
ープ特性の測定が困難となる。すなわち、閉ループ特性
を測定するためのサーデアナライザーがアナログ回路で
あるため、サーが装置をデジタル回路化すると、サーが
アナライザーからの外乱信号をループ内に挿入したシ、
ループを一巡してきた外乱信号をサーがアナライザーに
戻すための外乱加算器のダート数が増大する。また、こ
れによシ、集積回路化に当っては、集積回路のビン数が
増加するわけである。
ープ特性の測定が困難となる。すなわち、閉ループ特性
を測定するためのサーデアナライザーがアナログ回路で
あるため、サーが装置をデジタル回路化すると、サーが
アナライザーからの外乱信号をループ内に挿入したシ、
ループを一巡してきた外乱信号をサーがアナライザーに
戻すための外乱加算器のダート数が増大する。また、こ
れによシ、集積回路化に当っては、集積回路のビン数が
増加するわけである。
以上から、サーぎ装置の構成が複雑となり、閉ループ特
性の測定が困難となるわけである。
性の測定が困難となるわけである。
この発明は上記の事情に対処すべくなされたもので、回
路のデジタル回路化および集積回路化によるループの安
定性向上等を図るに当って、何らダート数やピン数の増
加を招くことがないデジタルサー？装置を提供すること
を目的とする。
路のデジタル回路化および集積回路化によるループの安
定性向上等を図るに当って、何らダート数やピン数の増
加を招くことがないデジタルサー？装置を提供すること
を目的とする。
この発明は、サーが装置をデジタル回路化するに当って
、閉ループ特性の測定に使用されるデータ転送ライン上
のデータ転送をビットシリアルに行うように構成したも
のである。
、閉ループ特性の測定に使用されるデータ転送ライン上
のデータ転送をビットシリアルに行うように構成したも
のである。
以下、図面を参照してこの発明の一実施例を詳細に説明
する。なお、以下の説明では、この発明をキャプスタン
サーが装置に適用した場合を代表として説明する。
する。なお、以下の説明では、この発明をキャプスタン
サーが装置に適用した場合を代表として説明する。
まず、第５図を用いてキャブスタンサーブ装置のサーが
動作を説明する。
動作を説明する。
第５図は従来のキャブスタンサーブ装置を示すもので、
図中、先の第４図と同一部には同符号を付す。なお、第
５図においては、先の第４図の回路に、七−タボ動用の
ＰＷＭ信号を発生するＰＷＭ発生器４９やプリアンプ５
０．５１が付加されている。また、この第５図において
は、基準発振部６５は先の第４図に示す端子３８、垂直
同期分離回路３９、Ａ分周器４０、基準発振器４２、ス
イッチ４５とから成るもので、第４図において、破線で
示す部分に対応する。
図中、先の第４図と同一部には同符号を付す。なお、第
５図においては、先の第４図の回路に、七−タボ動用の
ＰＷＭ信号を発生するＰＷＭ発生器４９やプリアンプ５
０．５１が付加されている。また、この第５図において
は、基準発振部６５は先の第４図に示す端子３８、垂直
同期分離回路３９、Ａ分周器４０、基準発振器４２、ス
イッチ４５とから成るもので、第４図において、破線で
示す部分に対応する。
まず、ＡＦＣ動作を説明する。図において、キャプスタ
ンモータ１５の回転軸に取り付けられ、キャプスタンモ
ータ１５の回転数に比例した周波数をもつ信号を発生す
るキャプスタン周波数発生器２９の出力信号は、プリア
ンプ５０およびシュミットアンプ３０で増幅および波形
整形された後、周波数弁別器３１に与えられる。周波数
弁別器３１は入力信号の周波数を電圧に変換し、この電
圧信号をループ加算器３２に与える。ループ加算器３２
を通った周波数発生器２９の周波数検出出力はＡＦＣル
ープ補償フィルタ３３で増幅とループ補償を受けた後、
酒発生器４９に与えられ、ｐｗｕ信号に変換される。
ンモータ１５の回転軸に取り付けられ、キャプスタンモ
ータ１５の回転数に比例した周波数をもつ信号を発生す
るキャプスタン周波数発生器２９の出力信号は、プリア
ンプ５０およびシュミットアンプ３０で増幅および波形
整形された後、周波数弁別器３１に与えられる。周波数
弁別器３１は入力信号の周波数を電圧に変換し、この電
圧信号をループ加算器３２に与える。ループ加算器３２
を通った周波数発生器２９の周波数検出出力はＡＦＣル
ープ補償フィルタ３３で増幅とループ補償を受けた後、
酒発生器４９に与えられ、ｐｗｕ信号に変換される。
この田信号は駆動アンプ３４で増幅され、キャプスタン
モータ１５に与えられる。これによシ、モータ１５の回
転数が制御され、テープ走行速度が一定に保持される。
モータ１５に与えられる。これによシ、モータ１５の回
転数が制御され、テープ走行速度が一定に保持される。
次にＡＰＣ動作を説明する。記録時は位相比較器３６の
基準入力として、基ｉ発振部６５の出力が使われる。ま
た、帰還入力としては、周波数発生器２９の検出出力が
使われる。この場合、この帰還信号は分周器３５で分周
され、その目標周波数を基準発振器４２の発振周波数に
合わせている。
基準入力として、基ｉ発振部６５の出力が使われる。ま
た、帰還入力としては、周波数発生器２９の検出出力が
使われる。この場合、この帰還信号は分周器３５で分周
され、その目標周波数を基準発振器４２の発振周波数に
合わせている。
位相比較器３６は基準信号と帰還信号の位相を比較し、
両者の位相差に応じた電圧を発生する。この電圧信号は
ＡＰＣループ補償フィルタ３７を通り、ループ加算器３
２を介してＡＦＣループ内に挿入され、モータ１５の回
転位相を制御する。
両者の位相差に応じた電圧を発生する。この電圧信号は
ＡＰＣループ補償フィルタ３７を通り、ループ加算器３
２を介してＡＦＣループ内に挿入され、モータ１５の回
転位相を制御する。
再生時は、位相比較器３６の帰還入力として、コントロ
ールヘッド１７で再生され、プリアンプ５１およびシュ
ミットアンプ４４を通ったコントロール信号が与えられ
る。また、基準°入力としては、基準発振部６５の発振
出力で駆動される遅延器４３の出力信号が与えられる。
ールヘッド１７で再生され、プリアンプ５１およびシュ
ミットアンプ４４を通ったコントロール信号が与えられ
る。また、基準°入力としては、基準発振部６５の発振
出力で駆動される遅延器４３の出力信号が与えられる。
上述したようなキャデスタンサーが装置においては、閉
ループ特性を測定する場合、ＡＦＣループの特性測定に
関しては、例えばループ加算器３２の出力端子とＡＦＣ
ループ補償フィルタ３３０入力端子との間の信号ライン
（、）を測定位装置とし、ここに、サー？アナライザー
が接続される。そして、ＡＰＣループ補償フィルタ３７
の出力端子とループ加算器３２の入力端子との間の信号
ライン（ｂ）の信号レベルを固定にし、信号ライン（−
）に外乱信号を加えるとともに、このライン（、）より
ＡＦＣ−ループ内を一巡してきた外乱信号を取シ出すこ
とによ、９、ＡＦＣルーゾの閉ループ特性を測定する。
ループ特性を測定する場合、ＡＦＣループの特性測定に
関しては、例えばループ加算器３２の出力端子とＡＦＣ
ループ補償フィルタ３３０入力端子との間の信号ライン
（、）を測定位装置とし、ここに、サー？アナライザー
が接続される。そして、ＡＰＣループ補償フィルタ３７
の出力端子とループ加算器３２の入力端子との間の信号
ライン（ｂ）の信号レベルを固定にし、信号ライン（−
）に外乱信号を加えるとともに、このライン（、）より
ＡＦＣ−ループ内を一巡してきた外乱信号を取シ出すこ
とによ、９、ＡＦＣルーゾの閉ループ特性を測定する。
なお、ＡＰＣループの閉ループ特性を測定する場合は、
例えば信号ライン（ｂ） Ｉｃサー？アナライザーが接
続される。
例えば信号ライン（ｂ） Ｉｃサー？アナライザーが接
続される。
第１図ばこの発明の一実施例の構成を示す回路図である
。なお、第１図において、先の第５図と同じような機能
を果す部分には、説明の便宜上、同一符号を付す。
。なお、第１図において、先の第５図と同じような機能
を果す部分には、説明の便宜上、同一符号を付す。
ここで、先の第５図においては、前述の如く、周波数弁
別器３１、分周器３５、位相比較器、３６だけがデジタ
ル回路化されていたのに対し、第１図では、これに、さ
らに、少なくとも２つのループ補償フィルタ３７．３３
、ループ加算器３２、聞発生器４９がデジタル回路化さ
れ、回路のほとんどがデジタル回路化されている。
別器３１、分周器３５、位相比較器、３６だけがデジタ
ル回路化されていたのに対し、第１図では、これに、さ
らに、少なくとも２つのループ補償フィルタ３７．３３
、ループ加算器３２、聞発生器４９がデジタル回路化さ
れ、回路のほとんどがデジタル回路化されている。
また、駆動アンプ３４やプリアンプ５０．５１等を除く
一点鎖線（４）で囲む部分が集積回路化されている。こ
のように、回路のほとんどをデジタル回路化および集積
回路化することによシ、■ 平衡点での個々のループの
安定化の向上■ 過渡時の変数の初期化による応答性の
改善■ 部品点数の削減 が図られている。
一点鎖線（４）で囲む部分が集積回路化されている。こ
のように、回路のほとんどをデジタル回路化および集積
回路化することによシ、■ 平衡点での個々のループの
安定化の向上■ 過渡時の変数の初期化による応答性の
改善■ 部品点数の削減 が図られている。
そして、この発明では、このような効果を何ら外乱加算
器のｆ−）数や集積回路のピン数の増大を招くことなく
得ることができるようになっている。
器のｆ−）数や集積回路のピン数の増大を招くことなく
得ることができるようになっている。
すなわち、今、ＡＦＣルーゾの閉ループ特性の測定を考
えると、信号ライン（、）に挿入された回路５２は外乱
加算器である。この場合、ループ加算器３２の出力端子
にこの外乱加算器５２の一方の入力端子に接続されてい
る。この外乱加算器５２の一方の入力端子はさらに信号
ライン（ｃ）を介して外乱数シ出し用の集積回路のピン
５３に接続されている。外乱加算器５，２の他方の入力
端子は信号ライン（ｄ）を介して外乱信号挿入用のピン
５４に接続されている。外乱加算器５２の出力端子はＡ
ＦＣループ補償フィルタ・３３の入力端子に接続されて
いる。
えると、信号ライン（、）に挿入された回路５２は外乱
加算器である。この場合、ループ加算器３２の出力端子
にこの外乱加算器５２の一方の入力端子に接続されてい
る。この外乱加算器５２の一方の入力端子はさらに信号
ライン（ｃ）を介して外乱数シ出し用の集積回路のピン
５３に接続されている。外乱加算器５，２の他方の入力
端子は信号ライン（ｄ）を介して外乱信号挿入用のピン
５４に接続されている。外乱加算器５２の出力端子はＡ
ＦＣループ補償フィルタ・３３の入力端子に接続されて
いる。
ここで、上記信号ライン（、）上のデータ転送はビット
シリアルに行われるようになっている。
シリアルに行われるようになっている。
したがって、信号ライン（ｅ） 、 （ｄ）上のデジタ
ルの外乱信号のデータ転送もビットシリアルに行うこと
ができ、この信号ライン（（１） 、 （ｄ）をそれぞ
れ一本にすることができる。これＫよシ、外乱信号挿入
用のピン５４の数中外乱信号取シ出し用のピン５３の数
をそれぞれ１つにすることがセきる。また、このような
構成においては、外乱加算器５２として、入力データを
ビットシリアルに処理する加算器とす、ることＫよシ、
この加算器５２において、外乱信号入出力用の桁数をそ
れぞれ１個にすることができる。
ルの外乱信号のデータ転送もビットシリアルに行うこと
ができ、この信号ライン（（１） 、 （ｄ）をそれぞ
れ一本にすることができる。これＫよシ、外乱信号挿入
用のピン５４の数中外乱信号取シ出し用のピン５３の数
をそれぞれ１つにすることがセきる。また、このような
構成においては、外乱加算器５２として、入力データを
ビットシリアルに処理する加算器とす、ることＫよシ、
この加算器５２において、外乱信号入出力用の桁数をそ
れぞれ１個にすることができる。
なお、以上は、ＡＦＣループの閉ループ特性の測定を代
表として説明したが、ＡＰＣループの閉ループ特性の測
定でも同じような効果を得るに社、信号ライン（ｂ）上
のデジタルデータの転送をビットシリアルに行えるよう
にすればよい。
表として説明したが、ＡＰＣループの閉ループ特性の測
定でも同じような効果を得るに社、信号ライン（ｂ）上
のデジタルデータの転送をビットシリアルに行えるよう
にすればよい。
第２図は信号ライン（ｍ） 、 （ｂ）上のデータ転送
をビットシリアルに行なうための具体的構成の一例を示
す回路図である。
をビットシリアルに行なうための具体的構成の一例を示
す回路図である。
図示の如く、ＡＰＣループ補償フィルタ３７は出力段Ｋ
ａ’？ラレル／シリアル変換用のシフトレジスタ３７
１を有し、このフィルタ３７でパラレルに処理されたデ
ータは一旦、このシフトレジスタ３７１に保持され、信
号ライン（ｂ）上にビットシリアルに出力されるように
なっている。
ａ’？ラレル／シリアル変換用のシフトレジスタ３７
１を有し、このフィルタ３７でパラレルに処理されたデ
ータは一旦、このシフトレジスタ３７１に保持され、信
号ライン（ｂ）上にビットシリアルに出力されるように
なっている。
また、信号ライン（１）上のビットシリアル化は、ルー
プ加算器３２をビットシリアルにデータ加算を行う構成
にするとともに、゛周波数弁別器３１の出力段に／４’
ラレル／シリアル変換用のシフトレジスタ３１１を設け
、加算器３２の出力がそのままシリアルデータとして信
号ライン（、）上に出力されるようになっている。
プ加算器３２をビットシリアルにデータ加算を行う構成
にするとともに、゛周波数弁別器３１の出力段に／４’
ラレル／シリアル変換用のシフトレジスタ３１１を設け
、加算器３２の出力がそのままシリアルデータとして信
号ライン（、）上に出力されるようになっている。
なお、第２図において、５５はサーデアナライザー〇外
乱信号の出力段に設けられ、外乱信号をデジタル化して
ピン５４に与えるアナログ／デジタルコン′／々−夕で
ある。同様に、５６はサーｙＮアナライザーの外乱信号
の入力段に設けられ、ピン５３からの外乱信号をアナロ
グ化するデジタル／アナログコンバータである。また、
３３２はシフトレジスタ３７１．３１１．３３１のシフ
ト用クロックやコンバータ５５．５６のタイミング信号
・及び加算器ｓｘ、’ｂｔのキャリーアウト保持、クリ
ア／４’ルスを発生するタイミング発生回路である。コ
ンバータ５５．５６に対するタイミング信号の供給はピ
ンｓｖ、５ｓｆｔ介して行われる。
乱信号の出力段に設けられ、外乱信号をデジタル化して
ピン５４に与えるアナログ／デジタルコン′／々−夕で
ある。同様に、５６はサーｙＮアナライザーの外乱信号
の入力段に設けられ、ピン５３からの外乱信号をアナロ
グ化するデジタル／アナログコンバータである。また、
３３２はシフトレジスタ３７１．３１１．３３１のシフ
ト用クロックやコンバータ５５．５６のタイミング信号
・及び加算器ｓｘ、’ｂｔのキャリーアウト保持、クリ
ア／４’ルスを発生するタイミング発生回路である。コ
ンバータ５５．５６に対するタイミング信号の供給はピ
ンｓｖ、５ｓｆｔ介して行われる。
なお、アナログ／デジタルコンバータ５５はアナログ外
乱信号をデジタル化し、かつこれをビットシリアルデー
タとしてピン５４に与えるものであるが、外乱信号を加
えない場合、つまり閉ループ特性を測定しない場合は、
ピン５４を例えば論理値“０″に保持する。
乱信号をデジタル化し、かつこれをビットシリアルデー
タとしてピン５４に与えるものであるが、外乱信号を加
えない場合、つまり閉ループ特性を測定しない場合は、
ピン５４を例えば論理値“０″に保持する。
第３図は第２図の構成を利用してＡＰＣループの閉ルー
プ特性も測定できるように構成した例を示すものである
。これは、スイッチ５９〜６２の論理回路接続（、）の
接続状態の切シ換えによってなされる。図示の状態から
、スイッチ５９の論理回路接続（、）だけを固定接点ひ
）から固定接点（ｚ）に切シ換えれば、信号ライン（ｂ
）の信号レベルは論理値パ０＃に固定され、ＡＦＣルー
ゾの閉ループ特性の測定が可能となる。一方、スイッチ
５９の論理回路接続＜、）の接続状態はそのままにし、
スイ、チロ０〜６２の論理回路接続（、）を固定接点（
７）から固定接点（、）に切シ換Ｘれば、ＡＰＣループ
の閉ループ特性の測定が可能となる。この場合は、ルー
プ加算器３２が外乱加算器として働き、外乱加算器５２
がループ加算器として働く。
プ特性も測定できるように構成した例を示すものである
。これは、スイッチ５９〜６２の論理回路接続（、）の
接続状態の切シ換えによってなされる。図示の状態から
、スイッチ５９の論理回路接続（、）だけを固定接点ひ
）から固定接点（ｚ）に切シ換えれば、信号ライン（ｂ
）の信号レベルは論理値パ０＃に固定され、ＡＦＣルー
ゾの閉ループ特性の測定が可能となる。一方、スイッチ
５９の論理回路接続＜、）の接続状態はそのままにし、
スイ、チロ０〜６２の論理回路接続（、）を固定接点（
７）から固定接点（、）に切シ換Ｘれば、ＡＰＣループ
の閉ループ特性の測定が可能となる。この場合は、ルー
プ加算器３２が外乱加算器として働き、外乱加算器５２
がループ加算器として働く。
このような構成によれば、ＡＰＣループの閉ループ特性
測定用の外乱加算器やピンを特に設ける必要がない利点
がある。
測定用の外乱加算器やピンを特に設ける必要がない利点
がある。
なお、以上の説明では、信号ライン（−） 、 （ｂ）
上で閉ループ特性を測定する場合を説明したが、その他
の部分でも測定することが可能である。したがって、こ
の発明でデジタルデータの転送をビットシリアルに行う
ラインは信号ライン（ａ） 、 （ｂ）に限られるもの
ではなく、閉ループ特性を測定する位置に合わせて変え
られることは勿論である。
上で閉ループ特性を測定する場合を説明したが、その他
の部分でも測定することが可能である。したがって、こ
の発明でデジタルデータの転送をビットシリアルに行う
ラインは信号ライン（ａ） 、 （ｂ）に限られるもの
ではなく、閉ループ特性を測定する位置に合わせて変え
られることは勿論である。
このようにこの発明によれば、回路のデジタル回路化お
よび集積回路化によるループの安定性向上等を図るに砺
って何らダート数やピン数の増加を招くことのないデジ
タルデー？装置を提供することができる。
よび集積回路化によるループの安定性向上等を図るに砺
って何らダート数やピン数の増加を招くことのないデジ
タルデー？装置を提供することができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の要部の具体的構成の一例を示す回路図、第
３図はこの発明の他の実施例の構成を示す回路図、第４
図はＶＴＲにおけるキャプスタン及び回転へッ、トドラ
ムのサーが装置を示す回路図、第５図は第４図に示すキ
ャブスタンサーブ装置を示す回路図である。 ３１・・・周波数弁別器、３３・・・ＡＦＣループ補償
フィルタ、３７・・・ＡＰＣルーテ補償フィルタ、３２
・・・ループ加算器、５２・・・外乱加算器、３７１゜
３１１．３３１・・・シフトレジスタ、３３２・・・タ
イミング発生器。
図は第１図の要部の具体的構成の一例を示す回路図、第
３図はこの発明の他の実施例の構成を示す回路図、第４
図はＶＴＲにおけるキャプスタン及び回転へッ、トドラ
ムのサーが装置を示す回路図、第５図は第４図に示すキ
ャブスタンサーブ装置を示す回路図である。 ３１・・・周波数弁別器、３３・・・ＡＦＣループ補償
フィルタ、３７・・・ＡＰＣルーテ補償フィルタ、３２
・・・ループ加算器、５２・・・外乱加算器、３７１゜
３１１．３３１・・・シフトレジスタ、３３２・・・タ
イミング発生器。
Claims (1)
- 自動位相制御ループのループ補償フィルタの出力と自動
周波数制御ループの周波数弁別回路の出力をループ加算
回路で加算し、この加算出力を上記自動周波数制御ルー
プのループ補償フィルタに与えるデジタルサーボ装置で
あって、少なくとも閉ループ特性の測定に使われる信号
ライン上のデータ転送がビットシリアルに行われるよう
に構成されていることを特徴とするデジタルサーボ装置
。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145354A JPS6037815A (ja) | 1983-08-09 | 1983-08-09 | クロツク検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6125215A true JPS6125215A (ja) | 1986-02-04 |
Family
ID=15383253
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145354A Granted JPS6037815A (ja) | 1983-08-09 | 1983-08-09 | クロツク検出回路 |
| JP14535484A Pending JPS6125215A (ja) | 1983-08-09 | 1984-07-13 | デジタルサ−ボ装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145354A Granted JPS6037815A (ja) | 1983-08-09 | 1983-08-09 | クロツク検出回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4672325A (ja) |
| EP (1) | EP0133574B1 (ja) |
| JP (2) | JPS6037815A (ja) |
| AU (1) | AU569563B2 (ja) |
| CA (1) | CA1211165A (ja) |
| DE (1) | DE3472048D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0525482A2 (en) * | 1991-07-31 | 1993-02-03 | Sensormatic Electronics Corporation | Surveillance apparatus with enhanced control of camera and lens assembly |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2823573B2 (ja) * | 1988-03-26 | 1998-11-11 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 回転監視方法及び装置 |
| DE3815531A1 (de) * | 1988-05-06 | 1989-11-23 | Heidelberger Druckmasch Ag | Verfahren und anordnung zur ueberwachung eines taktsignals |
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| US5589784A (en) * | 1992-03-31 | 1996-12-31 | Texas Instruments Incorporated | Method and apparatus for detecting changes in a clock signal to static states |
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| EP0709774A1 (en) * | 1994-10-27 | 1996-05-01 | STMicroelectronics S.r.l. | Method and circuit for detecting a fault in a clock signal for microprocessor electronic devices including memory elements |
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| US6462604B1 (en) * | 2001-05-02 | 2002-10-08 | Sun Microsystems, Inc. | Clock noise reduction apparatus |
| US6593801B1 (en) | 2002-06-07 | 2003-07-15 | Pericom Semiconductor Corp. | Power down mode signaled by differential transmitter's high-Z state detected by receiver sensing same voltage on differential lines |
| US20080040963A1 (en) * | 2006-03-21 | 2008-02-21 | Steven Ochs | Clip for displaying indicia |
| US7626436B2 (en) * | 2007-02-12 | 2009-12-01 | Standard Microsystems Corporation | Automatic system clock detection system |
| JP5241450B2 (ja) | 2008-11-27 | 2013-07-17 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその異常検出方法 |
| KR101801199B1 (ko) * | 2011-07-25 | 2017-11-24 | 한국전자통신연구원 | 삼각파 발생 장치 및 그것의 삼각파 발생 방법 |
| US10897225B1 (en) | 2019-09-26 | 2021-01-19 | International Business Machines Corporation | Oscillator failure detection circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3864583A (en) * | 1971-11-11 | 1975-02-04 | Ibm | Detection of digital data using integration techniques |
| DE2440162C2 (de) * | 1974-08-21 | 1981-12-10 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schaltungsanordnung zum signaltechnisch sicheren Überwachen von periodischen Impulsen |
| DE2528661C3 (de) * | 1975-06-27 | 1978-08-24 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum Prüfen der Frequenz und des Tastverhältnisses einer Impulsfolge |
| DE2620059C3 (de) * | 1976-05-06 | 1978-10-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Anordnung zur gleichzeitigen Überwachung von Digital- und Taktsignalen |
| US4144448A (en) * | 1977-11-29 | 1979-03-13 | International Business Machines Corporation | Asynchronous validity checking system and method for monitoring clock signals on separate electrical conductors |
| JPS55109968A (en) * | 1979-02-16 | 1980-08-23 | Nissan Motor Co Ltd | Frequency decision circuit |
| DE2951023C2 (de) * | 1979-12-19 | 1986-07-10 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung zum Erkennen von Störungen in Impulssignalen |
| JPS56162533A (en) * | 1980-05-20 | 1981-12-14 | Mitsubishi Electric Corp | Fault detecting circuit |
-
1983
- 1983-08-09 JP JP58145354A patent/JPS6037815A/ja active Granted
-
1984
- 1984-07-13 JP JP14535484A patent/JPS6125215A/ja active Pending
- 1984-08-06 US US06/638,051 patent/US4672325A/en not_active Expired - Lifetime
- 1984-08-08 AU AU31709/84A patent/AU569563B2/en not_active Ceased
- 1984-08-08 CA CA000460513A patent/CA1211165A/en not_active Expired
- 1984-08-08 DE DE8484109424T patent/DE3472048D1/de not_active Expired
- 1984-08-08 EP EP84109424A patent/EP0133574B1/en not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0525482A2 (en) * | 1991-07-31 | 1993-02-03 | Sensormatic Electronics Corporation | Surveillance apparatus with enhanced control of camera and lens assembly |
| EP0525482A3 (en) * | 1991-07-31 | 1994-11-09 | Sensormatic Electronics Corp | Surveillance apparatus with enhanced control of camera and lens assembly |
| US5801770A (en) * | 1991-07-31 | 1998-09-01 | Sensormatic Electronics Corporation | Surveillance apparatus with enhanced control of camera and lens assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0133574A1 (en) | 1985-02-27 |
| AU3170984A (en) | 1985-02-14 |
| US4672325A (en) | 1987-06-09 |
| EP0133574B1 (en) | 1988-06-08 |
| DE3472048D1 (en) | 1988-07-14 |
| AU569563B2 (en) | 1988-02-04 |
| JPH0456488B2 (ja) | 1992-09-08 |
| CA1211165A (en) | 1986-09-09 |
| JPS6037815A (ja) | 1985-02-27 |
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