JPH01148089A - モータの制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダ（以下ＶＴＲと略す）
やディジタルオーディオテープレコーダ（以下ＤＡＴと
略す）等に前記状態検出回路の出力を受けて有効ビット
長が変化する加算器と、使用されるモータの制御装置に
関するものである。

従来の技術 近年、ＶＴＲやＤＡＴに使用されているモータの制御回
路では、負荷変動によって発生するワウフラッタを改善
するため、フィードバックループに積分回路を挿入して
低周波領域でのフィードバックゲインを大きくする方式
が取られている。

（例えば、サーボ機器の実際　木村信敏績　産報出版　
１３５ページ〜１４５ページ）。

発明が解決しようとする問題点 しかしながら上記のような構成では、モータの過渡応答
時にも定常状態と同様な積分効果があられれ、モータが
目標速度に達するまでに必要な時間を長くしたり、応答
を乱したりするという問題点を有していた。

本発明は、上記問題点に鑑み、モータの制御特性を変化
させることなく、目標速度に達するまでに必要な時間を
短縮するモータの制御装置を提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のモータの制御装置
は、モータと、モータの回転周期に比例した周期信号を
出力する回転検出器と、周期信号と目標周期との誤差を
周期誤差信号として出力する速度誤差検出回路と、周期
誤差信号が所定の範囲内か範囲外かを検出する状態検出
回路と、周期誤差信号を積分し、状態検出回路の出力を
受けて積分結果の上限値と下限値が変化する積分回路と
、周期誤差信号と積分回路の出力とを加算して出力する
加算回路と、加算回路の出力に応じてモータを駆動する
駆動回路とを具備したものである。

作用 本発明は上記した構成によって、モータの定常状態を、
速度誤差検出回路の出力より状態検出回路で検出し、定
常状態時以外には、積分回路の上限値と下限値で設定さ
れる積分結果の範囲を定常状態時より狭くすることによ
り、定常状態での制御特性を変化させることなく、積分
回路の過渡応答時の悪影響を軽減することが可能となリ
モータの応答特性が改善される。例えばＤＡＴのキャン
プスタンモータに使用した場合には、再生ボタンを押し
てから音が出るまでの時間が短縮されるなどの効果があ
る。

実施例 以下本発明の一実施例のモータの制御装置について、図
面を見ながら説明する。

第１図は本発明の第一の実施例におけるモータの制御装
置のブロック図である。第１図においてｌは、モータ、
２は回転検出器、３は速度誤差検出回路、４は状態検出
回路、５は積分回路、６は加算回路、７は駆動回路であ
る。

以上のように構成されたモータの制御装置について以下
第１図を用いて説明する。

モータ１の回転周期は回転検出器２によって回転周期に
比例した周期信号に変換され、速度誤差検出回路３へ入
力される。速度誤差検出回路３は、回転検出器２の出力
である周期信号の周期とあらかじめ定められた周期との
誤差を検出し、周期誤差信号として出力する。したがっ
て周期誤差信号は、モータ１の回転周期と目標値との誤
差となる。

状態検出回路４は、周期誤差信号の大きさをモニタして
いて、所定の範囲内か範囲外かを判定し結果を積分回路
５へ出力する。積分回路５は、周期誤差信号を積分し、
結果を出力するのだが、積分結果の上限値および下限値
は、状態検出回路４の出力を受けて変化する。周期誤差
信号の大きさが状態検出面′路４で設定されている範囲
外の時は、範囲内の時に比べて、上限値と下限値で設定
される積分結果の範囲が狭くなるよう構成されている。

加算回路６は、周期誤差信号と積分回路５の出力とを加
算し駆動回路７へ出力する。駆動回路７は加算回路６の
出力に応じてモータ１を駆動する。

したがって、状態検出回路４においてモータ１の過渡状
態が検出され、積分回路５の積分結果の取りうる範囲が
定常状態以外で小さ（なるため、過渡応答時などの周期
誤差信号の積分結果の影響が小さくなり、モータ１の定
常特性を変えることな（、応答特性を改善することがで
きる。

第２図は、第１図の実施例をさらに詳しく説明するため
の一実施例におけるブロック図である。

第１図と同じ働きをする部分には、同じ番号を付し説明
を省略する。

３１は基準信号発生回路、３２は基準量発生回路３１の
出力をうけて周期信号よりタイミング信号を発生するタ
イミング発生回路、３３は周期信号の目標値を出力する
目標値発生回路、３４はタイミング発生回路３２の出力
を受けて目標値発生回路３３の出力をロードし、基準信
号発生回路３１の出力で計数動作を行うカウンタ回路３
４．３５はタイミング発生回路３２の出力をうけてカウ
ンタ回路３４の出力をラッチするラッチ回路である。

速度誤検出回路３は、基準信号発生回路３１、タイミン
グ発生回路３２、目標値発生回路３３、カウンタ回路３
４、ラッチ回路３５で構成される。

４１、４２はａ＜ｂ時に論理“Ｈｏを出力するコンパレ
ータ、４３はコンパレータ４１．４２にそれぞれ上限値
、下限値を出力する基準値発生回路、４４はＡＮＤ回路
である。状態検出回路４はコンパレータ４１、４２、基
準値発生回路４３、ＡＮＤ回路４４で構成される。

５１、５２は入力をホールドするラッチ回路、５３は切
り替え入力により出力ビット長が可変な加算器、５４は
加算器５３のオーバーフローを検出するリミット検出回
路、５５はリミット検出回路５４の出力を受けて、上限
値または下限値を加算器５３の出力の代わりに出力する
リミット回路、５６はシフト回路、５７はラッチ回路５
１．５２にラッチタイミングを出力する積分時間発生回
路である。積分回路５は、ラッチ回路５１．５２、加算
器５３、リミット検出回路５４、リミット回路５５、シ
フト回路５６、積分時間発生回路５７で構成される。

第３図は、第２図の速度誤差検出回路３の動作を示した
動作図である。

第４図、第５図は、第２図の積分回路５の動作を説明し
た動作図である。

以下、第３図、第４図、第５図を使用しながら、第２図
の実施例の動作を説明する。

モータ１の回転周期は、回転検出器２で検出され、回転
周期に比例した周期信号として出力される０周期体号を
第３図（Ａ）に示す０周期体号を受けたタイミング発生
回路３２は、基準信号発生回路３１の出力をもとに第３
図（Ｂ）、　　（Ｃ）に示すタイミング信号を出力する
。カウンタ回路３４は、基準信号発生回路３１の出力を
受けて計数動作を行い、タイミング発生回路３２の出力
（第３図（Ｃ））を受けて目標値発生回路３３の出力を
ロードする。

カウンタ回路３４の計数動作の様子を第３図（Ｄ）に示
す、ラッチ回路３５はタイミング発生回路３２の出力（
第３図（Ｂ））を受けてカウンタ回路３４の計数値をラ
ッチし、周期誤差信号として出力する。

周期誤差信号を第３図（Ｅ）に示す。

周期誤差信号は、コンパレータ４Ｊのａ端子とコンパレ
ータ４２のｂ端子に入力される。基準値発生回路４３は
、コンパレータ４１に上限値を、コンパレータ４２に下
限値を出力する。コンパレータ４１は、周期誤差信号の
値が上限値より小さいとき論理ｌ　Ｈｌを出力し、コン
パレータ４２は、周期誤差信号の値が下限値より大きい
とき論理“Ｈｏを出力する。ＡＮＤ回路４４はコンパレ
ータ４１．４２の出力の論理積を出力するため、ＡＮＤ
回路４４の出力は、周期誤差信号が基準値発生回路４３
で設定される上限値と下限値の範囲内にあれば、論理“
Ｈ”となる。

積分回路５では、積分時間発生回路５７から一定周期の
ラッチ信号がラッチ回路５１．５２へ出力される。ラッ
チ回路５１は、ラッチ信号を受けて周期誤差信号を、ラ
ッチ回路５２は、ラッチ信号を受けてリミット回路５５
の出力をそれぞれラッチする。加算器５３は、状態検出
回路４の出力を受けて、有効ビット長が変化し、状態検
出回路４の出力が論理“Ｈ゛の時は論理“Ｌ′の時より
も有効ビット長が長くなる構成となっている。加算器５
３は、ラッチ回路５１でラッチされている周期誤差信号
と、ラッチ回路５２でラッチされている前回のリミット
回路５５の出力を加算し、加算結果をリミット回路５５
へ出力する。リミット検出回路５４は、加算器５３のオ
ーバーフローを検出してリミット回路５５へ出力する。

リミット回路５５は、リミット検出回路５４でオーバー
フローが検出されない場合は、加算器５３の出力をその
まま出力し、オーバーフローが検出されたときは上限値
もしくは下限値を出力する。

したがって、ラッチ回路５１．５２と加算器５３、リミ
ット検出回路５４、リミット回路５５とで、積分量の上
限値及び下限値が可変である積分動作が実現されること
になる。加算器嬰の出力とリミット回路５５の出力との
関係を第４図に示す。積分回路５の上限値と下限値で設
定される積分結果の取りうる範囲は、周期誤差信号が所
定の範囲外にある時の方が、範囲内にある時よりも狭く
なる。状態検出回路４の出力によるリミット回路５５の
出力特性の変化第５図に示す。リミット回路５５の出力
は、シフト回路５６へ伝えられ、積分回路５のゲイン補
正が行われ出力される。

周期誤差信号と積分回路５の出力は、加算回路６で加算
され、駆動回路７へ伝えられる。駆動回路７は、入力信
号に応じてモータ１を駆動する。

以上のように、状態検出回路４と積分回路５を設けるこ
とにより、モータ１の過渡応答状態や停止状態を周期誤
差出力から検出することが可能となり、この時、積分回
路５の積分結果の取りうる範囲を定常状態の時よりも狭
くすることにより、過渡応答時などの周期誤差信号の積
分結果の影響が小さくなり、モータ１の起動特性が改善
される。

発明の効果 以上のように本発明は、モータと、モータの回転周期に
比例した周期信号を出力する回転検出器と、周期信号と
目標周期との誤差を周期誤差信号として出力する速度検
出回路と、周期誤差信号が所定の範囲内か範囲外かを検
出する状態検出回路と、周期誤差信号を積分し、状態検
出回路の出力を受けて積分結果の上限値と下限値が変化
する積分回路と、周期誤差信号と積分回路の出力とを加
算して出力する加算回路と、積分回路の出力に応じてモ
ータを駆動する駆動回路とを設けることにより、モータ
の制御特性を変化させることなく、目標速度に達するま
でに必要な時間を短縮することが可能となる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例におけるモータの制御
装置のブロック図、第２図は、本発明の第１の実施例を
さらに具体的に示したモータの制御装置のブロック図、
第３図、第４図、第５図は、第２図の動作を説明するた
めの動作図である。 １・・・・・・モータ、２・・・・・・回転検出器、３
・・・・・・速度誤差検出回路、４・・・・・・状態検
出回路、５・・・・・・積分回路、６・・・・・・加算
回路、７・・・・・・駆動回路。 代理人の氏名　弁理士　中尾敏男　はか１名第　３　図 第４図 第５図 カ４ｐ１５３　＊！９　ｆｆｉ匝

Claims (2)

【特許請求の範囲】
1. （１）モータと、前記モータの回転周期に比例した周期
   信号を出力する回転検出器と、前記回転検出器の出力で
   ある周期信号と目標周期との誤差を周期誤差信号として
   出力する速度誤差検出回路と、前記速度誤差検出回路の
   出力である周期誤差信号が所定の範囲内か範囲外かを検
   出する状態検出回路と、前記状態検出回路の出力を受け
   て積分結果の上限値と下限値が変化し、前記速度誤差検
   出回路の出力である周期誤差信号を積分する積分回路と
   、前記速度誤差検出回路の出力である周期誤差信号と前
   記積分回路の出力とを加算して出力する加算回路と、前
   記加算回路の出力に応じて前記モータを駆動する駆動回
   路とを具備し、モータの定常状態を状態検出回路で検出
   し、定常状態時以外に、積分回路の積分出力の上限値お
   よび下限値を変化させ、定常時に比べて狭くすることに
   よりモータの過渡応答特性を改善することを特徴とする
   モータの制御装置。
2. （２）速度誤差検出回路は、基準信号発生回路と、周期
   信号を受けてタイミング信号を出力するタイミング発生
   回路と、目標値発生回路と、前記タイミング発生回路の
   出力を受けて前記目標値発生回路の出力をロードし、前
   記基準信号発生回路の出力で計数動作を行うカウンタ回
   路と、前記タイミング発生回路の出力を受けて前記カウ
   ンタ回路の計数をラッチするラッチ回路とからなり、積
   分回路は、前記状態検出回路の出力を受けて有効ビット
   長が変化する加算器と、一定周期のラッチ信号を出力す
   る積分時間発生回路と、ラッチ信号を受けて周期誤差信
   号をラッチし、前記加算器へ出力するラッチ回路と、前
   記加算器のオーバーフローを検出するリミット検出回路
   と、前記リミット検出回路が前記加算器のオーバーフロ
   ーを検出したときに、前記加算器の出力の代わりに一定
   値を出力するリミット回路と、ラッチ信号を受けて前記
   リミット回路の出力をラッチし、前記加算器へ出力する
   ラッチ回路と、前記リミット回路の出力をシフトし積分
   回路の出力として出力するシフト回路とから構成される
   ことを特徴とする特許請求の範囲第（１）項記載のモー
   タの制御装置。