JPS63219012A

JPS63219012A - デジタルサ−ボ装置

Info

Publication number: JPS63219012A
Application number: JP62052587A
Authority: JP
Inventors: Junichiro Tabuchi; 田渕　潤一郎
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-03-06
Filing date: 1987-03-06
Publication date: 1988-09-12
Anticipated expiration: 2011-09-25
Also published as: JP2538232B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は回転体、特にＶＴＲのシリングモータやキャプ
スタンモータを制御するデジタルサーボ装置に関する。

（ロ）従来の技術従来のデジタルサーボ装置として第４図に示すような装
置が特開昭８１−９４５７７に開示きれている。

第４図において、（１）はモータで、速度検出パルス発
生器（１ａ）と位相検出パルス発生器（１ｂ〉を備えて
いる。カウンタ（２）は基準クロック信号発生器（３）
の信号を計数し、端子〈４）から入力きれる位相基準信
号に同期してリセットされる巡回型位相基準カウンタで
ある（第５図参照）。２つのラッチ回路（５）（６）は
前記速度検出パルス発生器（１ａ〉の出力（ＦＧパルス
）に同期して前記カウンタ（２）の計数値を順次読み取
り、それらの値は比較器（７）へと送られ両者の差が計
算きれる。計算された値は相隣接するＦＧパルス間に存
在する基準クロックの数、すなわちＦＣパルスの周期に
対応し、速度エラー信号算出器（８）へ入力される。

一方ラッチ回路（９）は前記位相検出パルス発生器（１
ｂ）の出力（ＰＧパルス）に同期して前記カウンタ（２
）の計数値を読み取る。読み取った値は第５図からもわ
かるように位相基準信号入力時からＰＧパルス発生時ま
での間に存在する基準クロックの数、すなわち位相基準
信号に対するモータ（１）の位相ずれ量に対応し、位相
エラー信号算出器（１０）へ入力される。

速度エラー侶号算出器（８）は比較器（７）の出力を入
力とし、モータ（１）にふされしい、ゲイン及び弁別特
性を有する速度エラー信号を算出する。

位相エラー信号算出器（１０）はラッチ回路（９）の出
力を入力とし、モータ（１）にふされしいゲイン及び弁
別特性を有する位相エラー信号を算出する。

速度エラー２号と位相エラー信号はそれぞれＤＡ変換器
（１１）（１２）を通りアナログ信号とし、加算器（１
３）にて加算きれる。加算器（］３）の出力はドライブ
回路（１４）へ入力され、該ドライブ回路（１４）の出
力はモータ（１）へと導出され速度制御、位相制御が行
なわれる。

前記比較器く７）では通常は２つのラッチ回路（５）（
６＞にＦＣパルスと同期して読み取られた隣接データ（
カウント数）の差を旧算する。すなわち第５図に示すよ
うに一連のＦＧパルスＦＧ１゜ＦＧ２の各立上がり時で
のカウンタの値をＮｔ。

Ｎ２とするとＮ２Ｎ１を計算する。ところが一連（７）
ＦＧパルスＦＧ３．ＦＧ４（カウンタの値をそれぞれＮ
３．Ｎ４）のように両者の間でカウンタく２）がリセッ
トされた場合、前記と同様に比較器（７）が動作してい
たのでは速度制御は行なえない、そこで、ＦＧパルスと
端子（４）から入力きれる位相基準信号を入力とする制
御器（１５）を用いて比較器く７）を制御し、位相基準
信号が発生した後、次のＦＧパルスの立上がり時におい
て、比較器（７）はＮ４十ＮＭ−Ｎ３を計算する。但し
ＮＭはカウンタ（２）の最大値である。

なお、設定速度状態におけるＦＧパルスの周期は端子（
４）から入力される位相基準信号の周期より小さくなる
よう設定し、設定位相状態におけるＰＧパルスの周期は
前記位相基準信号の周期と同じになるよう設定している
。

以上、一般的なモータのデジタルサーボ装置について述
べたが次に具体的な事例について説明する。

モータ（１）をＶＴＲのシリンダモータとした場合、記
録時には端子く４）に位相基準信Ｓとして記録すべき映
像信号の垂直同期信号が入力される。

なお再生時には、端子（４）に前記垂直同期１８号を入
力するかわりにカウンタ（２〉のカウント値が所定値を
越えた場合、自己リヒットするようにし、巡回周期を再
生時の位相基準信号の周期と同一にしておく、なおこの
場合、制御器へは位相基準信号のかわりにカウンタ（２
）のリセットを知らせる制御信号を入力しておく、また
、記録時再生時共にカウンタ（２）はリセットとげず第
６図に示すようにある値をプリセットするようにした場
合、ある値は、位相サーボの直流バイアス値に対応する
ことになる。

（ハ）発明が解決しようとする問題点第５図に示されたタイミングテ汽・−トはモータ（１）
が位相ロックきれた状態を示している。ところがモータ
（１）のスタート時等位相ロックされるまでのいわゆる
過渡状態では、カウンタ（２）がリセットされる直前ま
たは直後にＰＧパルスが入力される場合がある。その場
合、位相基準信号のタイミングすなわちカウンタ（２）
がリセットされるタイミングとＰＧパルスが発生するタ
イミングのずれはわずかであるにもかかわらず、カウン
タ（２）がリセットされる前と後とではラッチ回路（９
）にラッチきれる値は大きく異なり、その値に対応する
位相エラー信号も大きく異なってしまう、過渡状態での
タイミングチャートの一例を第７図に示す、ＰＧパルス
の周期変動はわずかであるが位相エラー信号は大きく変
動している。この様な状態では位相サーボが不安定にな
り、モータ（１）が振動してしまう。また、モータ（１
）をブラシレスモークとした場合、ドライブ回路（１４
）には大きな電流が流れ、ドライブ回路（１４）での消
費電力が大きくなり、加熱する恐れがある。

なお、カウンタ（２）がマイクロコンピュータ内に存在
する場合はさらに問題が発生しゃ、すくなる。一般的に
マイクロコンピュータ内のカウンタのリセット又はプリ
セットをするのは割込み処理によって行なわれる。その
割込み処理はカウンタを巡回型位相基準カウンタとした
場合、マイクロコンピュータ内での他の処理よりも優先
されるのは言うまでもない、第８図に示すようにＡのタ
イミングでＰＧパルスが発生したとしてもその時点でカ
ウンタのリセット又はプリセット処理が行なわれていた
ならば、実際にカウンタの計数値をラッチするタイミン
グはＢとなってしまう、また、カウンタの計数値のラッ
チは、″ＰＧパルスによる割込み処理を用い、できるだ
け正確なタイミングでラッチされる。しかしながらマイ
クロコンピュータがモータ（１）の制御以外に他の仕事
も合わせて行なっている場合、ＰＧパルスが発生してか
らその割込みが検出されるまでの時間は零ではないため
、ＰＧパルスが発生するのはカウンタがリセットされる
前、その割込みが検出きれるのはリセットされた後とい
う場合がありうる。

またモータ（１）をＶＴＲのシリンダモータとした場合
、次のようなことが発生しうる。２台のＶＴＲを接続し
、ダビングをする際、再生側ＶＴＲで早送り再生等の特
殊再生を行なうと、記録側ＶＴＲのシリンダモータのサ
ーボは周期の変化した垂直同期信号を引込むことができ
ず、長時間過渡状態が続くことになる。よって上記位相
エラー信号の急激な変化が発生しやすくなる。

（ニ）問題点を解決するための手段本発明は上記問題点を解決するために、時間的に相隣接
する位相エラー信号の値の差が一定値を越えた場合、位
相エラー信号の変化を一定値に抑制する位相エラー信号
変化拘制器をデジタルサーボ装置に備えた。

（ホ）　作用位相エラー信号の急激な変化が抑制される。

（へ〉　実施例本発明の実施例を第１図に示す、なお第４図と共通する
構成要素については同一の符号を付し、ここでの説明は
省略する。位相エラー１６号算出器（１０〉の出力であ
る位相エラー信号は位相エラー信号変化抑制器（１６）
に入力される６位相エラー信号変化抑制器（１６）では
し・シスタＡ　（１７）レジスタＢ（１８）を用い、第
２図に示すクローチャートに従って位相エラー信号が処
理される。すなわち位相エラー信号はまずレジスタＡ　
（１７）に入力きれる。次にレジスタＢ　（１８）に保
持きれている前回処理された位相エラー信号の値に一定
値Ｃを加算したものとレジスタＡ（１７）の値とが大小
比較される。レジスタＡ　（１７）の値の方が大きい場
合、レジスタＢ（１８）の値に一定値Ｃを加算した値を
レジスタＡ（１７）に入力する。一方レジスタＡ　（１
７）の値と等しいかより小きい場合、きらにレジスタＢ
　（１８）の値から一定値Ｃを減算したものとレジスタ
Ａ　（１７）の値とが犬ノＪ＼比較される。レジスタＡ
（１７）の値の方が手きい場合、レジスタＢ（１８）の
値から一定値Ｃを減算した値をレジスタＡ　（１７）に
入力する。なお、レジスタＡ（１７）の値と等しいかよ
り大きい場合、レジスタＡ（１７）の値は入力された位
相エラー信号のままである。次にレジスタＢ　（１８）
にレジスタＡ　（１７）の値を入力し、次に発生する位
相エラー信号に対する処理に備える。最後にレジスタＢ
（１８）の値を処理された位相エラー信号として出力し
、その出力はＤＡ変換器（１２）を通り加算器（１３）
へ入力される。よって時間的に相隣接する位相エラー信
号の値の差が一定値Ｃを越犬た場合、位相エラー信号の
変化は一定値Ｃに抑制きれる。例えば第３図に示す波形
図Ａを位相エラー信号算出器（１０）の出力波形とする
と、位相エラー信号変化抑制器（１６）の出力波形は波
形図Ｂに示すようになる。なお、一定値Ｃはモータ（１
）の特性と位相サーボの引込み特性等を考慮して決定さ
れる。一定値Ｃが大きすぎると抑制効果は小さくなり、
逆に小さすぎると位相が引込まれるまでの時間が長くな
ってしまう。

くト）発明の効果本発明によりモータが位相ロックきれるまでのいわゆる
過；度期における位相サーボの乱れを防ぐことができそ
の効果は大である。

【図面の簡単な説明】

第１図は本発明の実施例であるデジタルサーボ装置のプ
ロ・ツク図。第２図、第３図は第１図における要部の動
作を示すフローチャートと波形図である。第４図は従来
のデジタルサーボ装置のブロック図、第５図、第６図は
その動作説明図である。第７図、第８図は第４図におけ
る問題点を説明した図である。（１）・・・モータ、（１ｂ）・・・位相検出パルス発
生器、（２）・・・カウンタ（巡回型位相基準カウンタ
〉、（１０）・・・位相エラー信号算出器、（１６）・
・・位相エラー２号変化抑制器、（１７）・・・レジス
タＡ、（１８）・・・レジスタＢ。

Claims

【特許請求の範囲】

（１）回転体のデジタルサーボ装置において、位相基準
パルス又はカウント値が所定値を越えた時を期にリセッ
ト又はある値をプリセットする巡回型位相基準カウンタ
と、前記巡回型位相基準カウンタの計数値を回転体の回
転に依存したパルス毎に読み出し、その値を用いて位相
エラー信号を算出する位相エラー信号算出器と、時間的
に相隣接する前記位相エラー信号の値の差が一定値を越
えた場合、前記位相エラー信号の変化を一定値に抑制す
る位相エラー信号変化抑制器を備えたことを特徴とする
デジタルサーボ装置。
（２）前記巡回型位相基準カウンタはマイクロコンピュ
ータ内に存在し、リセット又はプリセットは割込み処理
にて行なわれることを特徴とする特許請求の範囲第１項
に記載のデジタルサーボ装置。
（３）前記巡回型位相基準カウンタはマイクロコンピュ
ータ内に存在し、計数値の読み出しは割込み処理にて行
なわれることを特徴とする特許請求の範囲第１項に記載
のデジタルサーボ装置。