JPS61147315A

JPS61147315A - ル−プ補償フイルタ

Info

Publication number: JPS61147315A
Application number: JP59268817A
Authority: JP
Inventors: Masahiko Motai; 正彦馬渡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-12-20
Filing date: 1984-12-20
Publication date: 1986-07-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、例えば、回転ヘラＦ型ビデオテープレコー
ダのキャグスタンサーが装置、ドラムサーが装置といっ
たサーが装置やフェイズ口、クドループ回路といった制
御ループ装置に係る。そして、特に、デジタル回路化さ
れた制御ループ装置におけるループ補償フィルタの構成
の改良に関する。

〔発明の技術的背景〕

回転へ、ド型のビデオテープレコーダ（以下、ＶＴＲと
称する）においては、映像信号Ｖは予じめ定めた規定の
トラックを形成するようＫ、磁気テープに記録される。

したがって、再生時、上記映像信号Ｖを良好に再生する
Ｋは、回転ヘッドにより上記トラックを記録時と同じよ
うにトレースする必要がある。このため、上記ＶＴＲに
訃いては、テープ走行とヘッド回転に位相制御を施して
いる。

第２図は家庭用の回転ヘッド型ＶＴＲＫおけるドラムモ
ー？装置とキャグスタンサーが装置を示すものである。

図において、１１は磁気テープ、１２は回転へ、ドを備
えたドラム、１３はドラムモータである。１４はキャプ
スタン、１５はキャプスタンモータである。

図示のサーぎ装置では、ドラムサーが装置、ギャグスタ
ンサーが装置ともに、そのモータ１３゜１５の回転周波
数を制御する自動周波数制御ル−グ（以下ＡＦＣループ
と称する）と、回転位相を制御する自動位相制御ループ
（以下、ＡＰＣルーグと称する）を備えている。

なお、第２図において、回路符号にＤを付される回路は
ドラム系の回路であ夛、Ｃを付される回路はキャプスタ
ン系の回路である。

第２図において、基準発振器１６、位相比較器１７Ｄ、
１７Ｃ１周波数弁別器１　＃　Ｄ、　１８Ｃ１分周器１
９，２０Ｃはデジタル回路化され、動作の安定性、信頼
性の向上が図られている。また、これらデジタル回路化
された回路及びアナログ回路であるところの帰還増幅及
びシュミットアンプ２１Ｄ、２１Ｃ，１２Ｄ、２２Ｃ１
遅延器２３Ｄ、２３Ｃは集積回路（以下、ＩＣと称する
）化されている。これによシ、回路の小形化、省電力化
が図られている。

ＡＰＣルーグ補償フィルタ２４Ｄ、２４Ｃ，ループ加算
器２５Ｄ、２５Ｃ１ＡＦＣループ用補償フイルタ２６Ｄ
、２６Ｃ，駆動アンプ２７Ｄ。

２７Ｃはアナログ回路であシ、しかもディスクリート部
品で構成されている。また、これらがアナログ回路であ
るため、位相比較器１７Ｄ。

１７Ｃ１周波数弁別ｈｚｓＤ、ｘｔｔｃは、出力部にデ
ジタル／アナログ変換器を有し、出力信号をアナログ信
号として出力するようになりている。

キャブスタンモータ１５がダイレクトドライブ方式のモ
・−夕のよりに、定常回転数が低く、駆動電圧が電源電
圧よシも極めて低い場合は、駆動アンプ２７Ｃに含まれ
るトランジスタの電力損失を少々くするために、駆動ア
ンプ２７Ｃはパルス幅変調方式によシ駆動される。

このように、ループ補償フィルタ２４Ｄ。

２４Ｃ，２６Ｄ、２６Ｃ等をアナログ回路としたサーが
装置においては、モータ１３，１５ｆ）特性を変更した
場合の対応が容易である。。

ところで、最近の家庭用ＶＴＲのようＫ、可変速再生機
能やつなぎ撮シ機能を備えたＶＴＲにおいては、ループ
の高速応答が要求されている。

−これに上シ、ループ補償フィルタ２４Ｄ、２４Ｃ。

２６Ｄ、２６Ｃ中のコンデンサの初期電圧の設定を要す
る等、ループの平衡点での安定性だけでなく、過渡応答
特性の改善を必要としている。

との過渡応答特性の改善は、回路の複雑化、大型化とい
う問題を引き起ヒしている。この問題を解決し、近年の
回路の小型化、省電力化の要求に答えるためには、近年
のデジタル回路技術、”集積回路技術を駆使して、従来
、アナログ回路として構成されていたループ補償フィル
タ２４Ｄ、２４Ｃ，２６Ｄ、２６Ｃやループ加算器２５
Ｄ、２５Ｃ等をデジタル回路化及びＩＣ・化する必要が
ある。しかも、この場合、上述したモータ特性の変更に
容易に対処できるようにするために、データ処理をソフ
トウェア化する必要がある。

こむで、ループ補償フィルタ２４Ｄ、２４Ｃ。

２６Ｄ、２６Ｃのデジタル回路の一例を説明する。゛フ
ィルタをデジタル回路化する設計方法としては数多くあ
る。ここでは、アナログ回路での伝達関数の次数と、デ
ジタル回路での伝達関数の次数が尋しい巡回形デジタル
フィルタを例に挙げる。

第３図は、キャプスタンサーが装置のＡＦＣルーゾ補償
フィルタ２６Ｃのアナログ回路例を示すものである。図
示のフィルタ２６ＣはオペアンプＯＡ、抵抗Ｒ１＊　ｇ
、　ｓコンデンサＣ□　。

Ｃ！から成る能動フィルタと、抵抗”ａ　　ｔ　”４　
＋コンデンサＣｓから成る受動フィルタによりて構成さ
れる。能動フィルタでは、モータ１５の特性や駆動アン
プ２７Ｃのばらつき、ドリフトによシ生じるオフセット
を吸収するため、直流ダインを大きくしている。受動フ
ィルタはモータ軸に加わるトルク外乱に対する応答をよ
シ少なくする機能を備えている。また、回路の定常値ま
での過渡応答特性を改善するために、特に、コンデンサ
Ｃｓはトランジスタ等を用いたスイッ１チ（図示せず）
によシ、その端子電圧が初期化されるようになっている
。

このフィルタの伝達関数Ｈ（Ｓ）の次数は次式に示され
るように３次となる。

この場合、３次の巡回形デジタルフィルタの等価回路は
モータの直流オフセット補償用の加算器を含めて第４図
のように構成される。図において、３１は帰還部で、掛
算器３１　ｆ　、　３１２゜３１３、加算器３１４，３
１５，３１６から成る。３２は遅延部で、遅延用の３つ
のレジスタ３２１．３！２，３ｊ１３から成る。３３は
出力部で、掛算器３３１，３３２，３３３，３３４、加
算器３３５．３３６．３３’／から成る。

図示のフィルタは、帰還部３１の演算と出力部３３の演
算が同時に実行される。

〔背景技術の問題点〕

しかしながら、第４図のような構成の場合、回路規模が
大きく、フィルタの小型化、省電力化にはあまシ寄与す
ることができ表い。

すなわち、デジタルデータ１ワード轟りのデータ長を例
えば１６ビツトとすると、各掛算路３１１〜３１３，３
３１〜３３４１つの中に１６Ｘ１５−２４０個の加算器
が含まれることになる。そして、この２４０個の加算器
が、１個当シ、１０個のダート回路で構成されるとする
と、掛算器１個当シ、２４０Ｘ１０−２４００個のダー
ト回路を有することになる。この場合、掛算器は７個あ
るから全掛算器で必要なダート回路の数は、２４００Ｘ
７諺１６８００個となシ。

回路規模が膨大なものとなる。また、これによシ、ＩＣ
化によって低価格化を図ることも難しい０このような問題を解決するには、掛算器を１つＫして、
各演算を直列に実行することが考え　゛られる。しかし
、このようにすると、データ長すなわち、精度とダイナ
ミックレンジを各ノードでいくつにするか、飽和処理を
どうするかといった技術的問題が生じてくる。

このように、ループ補償フィルタ２４Ｄ。

２４Ｃ，２６Ｄ、２６Ｃに関しては、過渡応答特性の改
善に起因する回路の複雑化を避けるために、回路をデジ
タル回路化、ＩＣ化しても、その目的はほとんど達成さ
れるものではなかった。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、デ
ジタル回路化に轟りて回路規模を大幅に縮少することが
できるループ補償フィルタを提供することを目的とする
。

〔発明の概要〕

この発明は、ループ補償フィルタにおけるデータ処理、
す々わち、掛算演算、加算演算、遅延処理といった処理
をビットシリアルに行うように構成したものである。

〔発明の実施例〕

以下、図面を参照してこの発明の実施例を詳細にｉ明す
る。

第１図はこの発明の一実施例の構成を示す回路図である
。第１図は例えば、第２図におけるキャグスタンサーが
装置のＡＦＣルーグ補償フィルタ２６Ｃにこの発明を適
用した場合を代表として示す。なお、第１図では、上記
フィルタ２６Ｃの他に１周波数弁別器１８Ｃ１ＡＰＣル
ープ補償フイルタ２４Ｃ，ループ加算器２５Ｃの構成も
いりしょに示す。但し、ＡＰＣルーグ補償フィルタ２４
Ｃに関してはその出力段の構成のみを示す。

ＡＦＣルー！補償フィルタ２６Ｃにおいて、Ｉｍ、２ｍ
、３＆は遅延用レジスタである。

４ｍｌ、４ｍ！は帰還部の演算結果保持用のレジスタで
、このうち、４１□は演算結果の下位桁用のレジスタ、
４ａ、は同じく上位桁用のレジスタである。５ａは出力
レジスタである。６１〜９ａは掛算器であシ、１０ａ〜
１２＆は加算器である。１３＆〜Ｚ７ｍはスイッチであ
る。

図示のフィルタ２６Ｃは加算処理、掛算処理、レジスタ
間のデータ転送処理といりたデータ処理をビットシリア
ルに行うものである。このため、加算器１０１〜１２１
には、対応する加算器のキャリイアウド保持用の１ビツ
トレジスタ１８ｈ〜２０ａが設けられている。

また、図示のフィルタ２６Ｃは帰還部の演算と出力部の
演算を時間的に直列に行う巡回型（ＩＩＲ型）フィルタ
となっている。そして、この場合において、レジスタ４
ｍｌ、４ｍｌは上記の如く、帰還部の演算結果を保持す
るものとなっている。このように、帰還部の演算結果を
保持するレジスタ４ａ＠、４＆諺を設けたことによシ、
掛算器６ａ〜９ａ、加算器１０１〜１２ｈは帰還部の演
算と出力部の演算に併用される。

そして、帰還部の演算と出力部の演算はスイッチ１３ａ
、ｆ４ａＫよりて切シ換えられる。

ここで、帰還演算と出力演算について、説明する。

まず、帰還演算について説明する。図示のフィルタ２６
Ｃは上述の如く巡回型であり、帰還演算と出力演算が交
互に繰シ返し実行される。

出力演算が終了し、その演算結果をレジスタ５１にセッ
トした状態においては、スイッチ１３ａ。

１４ａの論理回路接続点Ｘはそれぞれ固定□′接点ｚ、
ｙＫ接続されている。つま夛、図示の状態とは逆の状態
にある。また、スイッチ１５ａ。

１６＊、ｌ１ｍの論理回路接続点Ｘは図示の状態、つま
〕固定接点２に接続された状態にある。

この状態から帰還演算が始まるが、これは次のようにな
る。

（１）　　ループ加算器２５Ｃから加算データＣ１が出
力され、スイッチ１３ａの固定接点ｙに与えられる。

（２）スイッチ１５ｍ、１６ｍ、１１＊を制御するクロ
ックφマのレベルが切シ換わシ、これらスイッチ１５＊
、１６＊、１１ｍの論理回路接続点Ｘはそれぞれ固定接
点ｙに接続される。

（３）　　次に、クロックφ、によってレジスタ４ａ１
゜４ｍＢ　、１ｍ、２＊の出力Ｃ，〜Ｃ４がそれぞれレ
ジスタ１ａ〜Ｊａにセットされ、これらレジスタｆａ〜
ｊｍの出力Ｃ，〜（ＳはＣ，＝（：、。

Ｃ４翼Ｃ，、Ｃ，ＩＣ４となる。

（４）次に、クロ、りφ、のレベルが切シ換わシ、スイ
ッチ１５１〜１７＆の論理回路接続点Ｘは固定接点ｚＫ
接続される。

（５）　　次に、クロックφ８のレベルが反転し、スイ
ッチ１３ｍ、１４ｍの論理回路接続点Ｘは図示のように
、それぞれ固定接点ｙ、ｚｌｃ接続される。また、この
クロックφ、のレベルの反転タイミングで、掛算器７ａ
、＃ａ、９ａＫ羊れぞれ帰還用の掛算係数”１　　ｐ　
”！　　＋　’Ｉがロードされる。これによシ、加算器
１０ａ〜１２ａの加算演算によシ、次式（２）で示され
るような帰還演算がなされ、その結果Ａが加算器１０ａ
から出力される。

Ａ　ｍ　Ｃ４−ａｌ−１−Ｃ４−ａ、＋Ｃ，−＠、＋Ｃ
，”””（２）（６）　　この演算結果Ａはクロックφ
、によシレジスタ４ｍ１，４ｈ＠にセットされ、このレ
ジスタ４ｍｌ、４ｍｌの出力Ｃ！　となる。

このようにして帰還演算結果Ａがレジスタ４ａ１．４ｍ
１ｌＣ保持されると、出力演算動作に入る。

（７）　　この演算では、まず、クロ、りφ６によシ、
掛算器６＆〜９ａＫそれぞれ掛算係数ｂ０　。

ｂｓが四−ドされる。

（８）次に、クロックφ、のレベルが反転し、スイッチ
１３ｍ、１４ｈの論理回路接続点Ｘがそれぞれ固定接点
ｘ、ｙに接続される。これＫよ〕、加算器ｊａｍ〜１２
ｈでは、次式（３）で示されるような演算がなされ、そ
の結果Ｂは加算器１０ａから出力される。

Ｂ　＝　Ｃ２４６＋　Ｃｓ　・ｂ　１　＋　Ｃ４・ｂ２
　＋　Ｃ５・ｂ３　　””（３）（９）　　この演算結
果Ｂは詳細を後述するオフセット用加算器２１ａを介し
て上記出力用レジスタ５ＩＬにクロックφ、に従ってセ
ットされる。これによ）、出力演算が終了することにな
る。

以下、上記（１）〜（９）の処理を繰シ返すことＫよシ
、ループ加算器２５Ｃの出力データは１ビ。

トずつシリアルに帰還演算及び出力演算をなされる。こ
の場合、個々のモータに合わせる等のループゲインは、
出力部の掛算器６ａの掛算係数ｂｏを変更することＫよ
シ、所定の値に設定される。

カお、フィルタ２６Ｃの演算処理過程は、上記例に限ら
ず、例えば、ルーグ加算器２５Ｃのデータの出力周期゛
をクロ、りφ、〜φ、の出力周期よシ大きくしてもよい
。

上記加算器２１ａは加算器１０ｍからスイッチ１４％を
通して得られる出力演算結果Ｂにオフセット値を加算し
、レジスタ５ａにビットシリアルに転送する。この場合
、′上記オフセット値はレジスタ２２ｍに保持されてい
る。このようにオフセット加算を実行することによシ、
第１図のフィルタ２６Ｃで妹、出力演算とオフセ、ト加
算が同時に行われるようになりている。

なお、加算器２１ａに付加された２Ｂ＆は、加算器２１
ａのキャリアウド保持用の１ビツトレジスタである。

フィルタ２６Ｃの入力側の飽和処理はレジスタ４−の内
容に従って判断される。すなわち、判別器２４はレジス
タ４１１に保持されている帰還演算結果Ｂの上位桁の内
容に従って、飽和の有無及び飽和が有る場合はそれが大
きい方の飽和か小さい方の飽和か、つまシ、飽和の正負
を判別する。飽和処理用制御ダート２５ａは判別器２４
轟の判別結果に従って次のような処理を行う。す々わち
、判別器２４ａよシ飽和無しとの判別結果が得られたら
、レジスタ４ａ８　。

・４ａ１の出力をそのｔｔｃ＊　　として出力する。ま
た、大きい方（正）に飽和しているとの判別結果が得ら
れたら、正の飽和値を出力する。一方、小さい方（負）
に飽和しているとの判別結果が得られたら、負の飽和値
を出力する。

フィルタ２６ｅの出力側の飽和処理はオ７セ、ト加算処
理後に行われる。すなわち、判別器２６ａはレジスタ５
ａに保持されているオフセ、ト加算後の出力演算結果Ｂ
の上位桁に従りてその飽和の有無、飽和がある場合はそ
の正、負を判別する。そして１判別器２６ａはその判別
結果に従りて、レジスタ２７ａに、レジスタ５ａの下位
桁、正の飽和値、負の飽和値のいずれかのデータを四−
ドする。

このように、フィルタ２６ｃの出力側の飽和処理をオフ
セット加算処理後に行うことによシ、出力側の飽和処理
を１つ削減できる。すなわち、飽和処理後にオフセット
加算処理を行う場合、このオフセット加算処理によりて
再び飽和状態が生じることがあるので、オフセット加算
処理後に再度飽和処理を行う必要があるわけである。

レジスタ２７ｍにロードされたデータはデジタル／アナ
ログ変換器２８１にてアナログ信号に変換される。この
アナログ信号は第２図に示す駆動アンｆｘｖｅに供給さ
れ、モータ１５の回転を制御する。

−ａ＞、第１図において、モータ特性の変更に対しては
、掛算器６１〜９ａにロードされる掛算係数番、〜ａＢ
、ｂ６〜ｂ、を適宜設定することによυ容易に対処する
ことができる。

また、過渡応答特性の改善に対しては、例えばモータ１
５の立ち上がり時を代表として説明すると１周波数弁別
器１８ｃの測定結果が飽和領域にある場合に、フィルタ
２６ｅの各変数でｂるｖｙスタ１ａ〜５１の内容をクリ
アし、デジタル／アナログ変換用データの保持レジスタ
２７ｍに最大値をセットすることで、従来のアナログ回
路における応答速度よシも早い速度が得られることが実
願によシ確められている。

ここで、周波数弁別器１１１ｅの動作を説明する。図に
おいて、端子３１ａに入力される信号φ０はシステムク
ロックである。また、端子３２ｍに入力される信号Ｓｏ
は第２図に示す帰還増幅及びシ、ミ、ドアｙｆ；ｔ　Ｊ
　ｅの出力信号である。つまシ、キャプスタン周波数発
生器（タコメータまたはタコジェネレータと呼ばれてい
る）２８Ｃの出力信号を上記アン７’　２１　ｅで増幅
及び波形整形して得られた矩形波である。

この信号ＳＱの立ち上がシエッジのタイミングで周波数
弁別器１８ｅの測定用コントローラ３３１は、次の制御
を行う。

（１）り四、りを計数する測定用カウンタ３４ｍに対す
るクロックの入力を停止する。

（２）　　カウンタ３４ａの下位桁の内容をレジスタ３
５ａにロードする。

（３）キャプスタンモータ１６の回転周波数の目標値を
記憶する定数メモ９３６ｍの内容を測定用カウンタ３４
１にロードする。

（４）測定用カウンタ３４ａにクロ、りを与え、このカ
ウンタ３４ｍを計数モードに設定するとともに、フィル
タ２６ｅの演算動作を制御するコントローラ３７＆を起
動する。

以上、（１）〜（４）の制御を信号Ｓ０の立ち上がクエ
ッジに同期して繰シ返し行う。ここで、カウンタ３４１
は例えば、メモリＪ４ａからロードされたデータを初期
値としてダウンカウントするものである。とのカウント
動作においては、キャプスタンモータ１６０回転周波数
の目標値からのずれに応じて最終カウント値が異なる。

したがりて、この最終力、ラント値によって、キャブス
タンモータ１５０回転周波数の目標値からのずれを知る
ことができる。

（５）以上の動作において、カウンタ３４ａのカウント
値の上位桁が判別器３８＆に入力され、飽和の有無及び
飽和がある場合はその正負の判別がなされる。そして、
この判別結果はレジスタ３９ａに堡持される。

（６）　　レジスタ３′９Ｓの保持データが入力される
飽和処理用制御グーＦ４０＊は、ループ加算器２５ｅに
対するデータ転送中に、レジスタ３９ｈに保持されてい
る判別結果に従って、レジスタ３５ａに保持されている
測定結果をその１１出力するか、正の飽和値を出力する
か、負の飽和値を出力するかの制御を行い、ループ加算
器２５ｅに与える。

このようにして、キャプスタンモータ１５の回転周波数
のずれを示すデータがループ加算器２５ｅにビットシリ
アルに転送され、このループ加算器２５ｅよシフィルタ
２６ｅに同じくビ、トシリアルに転送されることによシ
、ＡＦＣループのループ補償がなされる。

このとき、ループ加算器２５ｅの出力データは、周波数
弁別器１８ｃの出力データに、ＡＰＣループ補償フィル
タ２４ｅの出力データを加算したデータとなっている。

ＡＰＣループ補償フィルタ２４ｅは上述の如く、その出
力部だけが示されるものであるが、ここで、５１ｈ、５
２色はそれぞれレジスタ、飽和処理用制御ダートで、こ
れらはそれぞれ周波数弁別器１８ｅのレジスタ３６ａ、
グー）４０＆と同じ機能を有する。

周波数弁別器１８ｅｒ４？ＡＰＣループ補償フイルタ・
２４ｅは測定結果や演算結果を保持するレジスタ３５ｍ
、１４１ｍをもち、これらレジスタ３５ｇ、５１ｍから
のデータ転送とフィルタ２６ｅの帰還演算が同時に実行
されるようになっている０また、この実施例では、フィルタ２６ｅを巡回型に栴成
し、しかも、帰還部の演算結果を保持するレジスタ４１
重　、４ａｌを設は九ので、掛算器６ａ〜９ａや加算器
１０１〜１２ａを帰還部と出力部で併用するらとができ
る。これによシ、比較的構成ダート回数が多くなる掛算
器を従来の７個から４個に減らすことができ、これによ
っても回路規模は大幅に削減される。

以上詳述したこの実施例によれば次のような効果がある
。

まず、ＡＦＣループ補−償フィルタ２６ｃのデータ処理
をビットシリアルに行うようにしたので、回路規模の大
幅な縮少を図ることができる。この場合、キャプスタン
サーが装置のサンプリング周波数が、周波数弁別器１８
ｃのそれで、２００〜４００　Ｈｚと低いので、データ
処理をビットシリア、ルにしても何ら問題はない。

また、ＶＴＲのサーが装置では、モータ１３の定常回転
数は約３０Ｈｚであるため（モータ１５の回転数は任意
にとれる）、位相や周波数の測定精度としては１４〜１
６ピツト必要であるものの、定常回転数近くのダイナミ
ツ、クレンジはとれよシ少ない９〜１１ピツトでよい。

しかも、ＶＴＲのサーが装置では、フィルタ２６ｃの定
常目標値を零にすることができるので、これＫよりても
ダイナミックレンジを小さくすることができる。以上か
ら１回路規模の縮少が可能である。すなわち、キャプス
タンサーぎ装置では、周波数弁別器１８ｃの測定用カウ
ンタ３４ａでの測定誤差がワウフラッタやジッタに大き
く影響しないようにしなければならない。測定誤差を０
．０２　％以下とすると、２進カウンタで１３ビツトと
符号１ピ、トの計１４ビ、ト以上必要になる。これに対
し、ループの平衡点から振れて測定をカバーしなければ
ならない範囲は、大きな外乱、例えば、ＶＴＲセットが
モータ軸周シに回転するローリング外乱を考えても測定
範囲３５ａのビット長は１０ビ、トでよい。

これＫよって、フィルタ２６ｅに必要なダイナミックレ
ンジは小さくてよく、測定値を保持するレジスタ４＊＠
、４ｍｇの下位桁（レジスタ４ａ１）のビット数及びレ
ジスタ１ａ〜３ａのビット数は１０〜１２ビ、トとなる
。これと上述したデータ演算がビットシリアルであるこ
とＫより、掛算器６１〜９ａそれぞれには、加算器１０
〜１２個、キャリ保持用レジスタ１１〜１２個、その他
アンドゲートが１０〜１２個あればよい。ここで、４つ
の掛算器６１〜ノｏａ内の加算器のダート回路数を見積
ってみると、ビット長を１２．１加算器ｍｊ９１０個の
ｆ−）回路を有するとして、１０Ｘ１２Ｘ４−４８０という非常に少ない値となる。掛算器６１〜９ａ内にあ
るキャリ保持用レジスタは直列掛算にしたために追加し
たために追加されるものである。

このレジスタが１個当シ１０個のダート回路によって構
成されるとしても、４つの掛算器６１〜９＆全体のｆ−
）回路の個数は、約１０００個であシ、第４図のフィル
タに比べ、回路規模の大幅な縮少を図ることができる。

以上の説明では、この発明をキャグスタンサーー装置の
ＡＦＣループ補償フィルタ２６ｅに適用する場合を主と
して説明したが、同装置のＡＰＣループ補償フィルタ２
４ａやドラムサー？装置のＡＦＣルーグ補償フィルタ２
６　Ｄ−？ＡＰＣループ補償フィルタ２４Ｄに適用して
もよいことは勿論である。また、これらサーが装置のル
ープ補償フィルタに限らすＰＬＬ回路のループ補償フィ
ルタにも適用可能なととも勿論である。

ＰＬＬ回路は、第１図において、ＡＰＣループ補償フィ
ルタ２４ｃ、ループ加算器２５ｅを省略し、かつ端子３
１ａには電圧制御発振回路（図示せず）の発振出力を与
え、端子３２ａＫ基準信号を与えることＫよって構成す
ることができる。このようにするととによシ、上記周波
数弁別器１８ＣやＡＦＣループ補償フィルタ２６Ｃはそ
れぞれそのまｔＰＬＬ回路における位相検波器やループ
補償フィルタとして使うことができる。

ＰＬＬ回路の位相検波誤差は上述したサー？装置のそれ
と同等かそれ以下である。この場合、測定用カウンタ３
４１の桁数は、１４〜１６ピ、ト必要であるが、モータ
に加わるような太き表外乱がないため、目標値の平衡点
からの振れは小さく、フィルタ２６ｅにおけるレジスタ
４に１．４１９の下位桁のビット数（レジスタ４＆１の
ビット数）、レジスタ１ｍ、２ｍ、３＊のビット数は上
記サーが装置に比べ、さらに小さくてよい。これｋよシ
、このＰＬＬ回路では上記サーが装置よ〕もさらにダー
ト回路数を削減することができる。

さらに、この発明は、ＶＴＲＶＣおけるサーが装置やＰ
ＬＬ回路のループ補償フィルタに限らず、制御対象の位
相あるいは周波数が目標値となるようＫ、制御対象から
の帰還信号と基準信号を比較し、この比較結果に従りて
上記制御対象を駆動するデジタル制御ループ装置のルー
プ補償フィルタ一般に適用可能である。言い換えれば、
フィードパ、クループを備えた装置のループ補償フィル
タであれば、その帯域が比較的低域である限〕、はとん
ど適用可能である。

また、この発明では、フィルタを非巡回型としてもよい
ことは勿論である。

〔発明の効果〕

このようＫこの発明によれば、デジタル回路化に際して
回路規模を大幅に縮少することができるループ補償フィ
ルタを提供することができる０

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図ｄＶＴＲＫおけるドラムサーが装置及びキヤブスタン
サーが装置を示す回路図、第３図はループ補償フィルタ
のアナログ回路例を示す回路図、第４図はループ補償フ
ィルタの従来のデジタル回路例を示す回路図である。２６Ｃ…ＡＦＣループ・補償フィルタ、１＆、ハ。Ｊａ　、４ｍｌ　　、４ｍｌ　　、ｊｍ　、１８ａ　、
１９ｍ　。 −２０ｍ、２２＊、２３ｍ、２７＊−−レジスタ、６ｍ
、７ｍ、＃ａ、＃ａ・・！掛算器、１０ａ。１１＊、１ｊｌ＊、１１＊−加算器、１３ａ。１４ｍ、１５ｈ、１６ｍ、１７ｍ＝・スイアチ、１１４
ｇ、２６ｍ−判別器、２５　ｍ　”・飽和処理用制御？
−）、２８ａ・・・デジタル／アナ四グ変換器。

Claims

【特許請求の範囲】制御対象の位相あるいは周波数が目標値となるように、
上記制御対象からの帰還信号と基準信号を比較し、この
比較結果に従って上記制御対象を駆動するデジタル制御
ループ装置において、データ処理をビットシリアルに行うように構成されてい
ることを特徴とするループ補償フィルタ。