JPH06125254A - クロック断検出回路 - Google Patents
クロック断検出回路Info
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- JPH06125254A JPH06125254A JP27217592A JP27217592A JPH06125254A JP H06125254 A JPH06125254 A JP H06125254A JP 27217592 A JP27217592 A JP 27217592A JP 27217592 A JP27217592 A JP 27217592A JP H06125254 A JPH06125254 A JP H06125254A
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- clock
- output
- internal clock
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Abstract
(57)【要約】
【目的】アナログ型におけるＬＳＩ化の困難さを除くと
ともに、コンデンサや抵抗の精度のばらつきによるクロ
ック断の検出時間の変動を除去する。 【構成】ＦＦ６１はＣＬＫを入力して分周した同期クロ
ックをＦＦ６２，６６に入力する。ＮＯＴ６５はＳＣＫ
（反転値）を出力する。ＦＦ６２，６３とＡＮＤ６４は
ＣＬＫの第１のエッジを検出し、ＦＦ６６，６７とＡＮ
Ｄ６８はＣＬＫの第２のエッジを検出し、ＯＲ６９を介
してＣＮＴ７０のＲＳ端子に入力する。ＣＬＫが停止す
るとＯＲ６９の出力はロウレベルに固定され、ＣＮＴ７
０はリセットされず、ある設定された時間が経過すると
ＣＮＴ７０の出力はハイレベルになりＯＲ７１を通りＲ
ＳＦＦ７２にラッチされ、ＲＳＦＦ７２の出力はハイレ
ベルとなり同期クロックが停止したことを検出してクロ
ック断検出信号ＡＬＭを出力する。
ともに、コンデンサや抵抗の精度のばらつきによるクロ
ック断の検出時間の変動を除去する。 【構成】ＦＦ６１はＣＬＫを入力して分周した同期クロ
ックをＦＦ６２，６６に入力する。ＮＯＴ６５はＳＣＫ
（反転値）を出力する。ＦＦ６２，６３とＡＮＤ６４は
ＣＬＫの第１のエッジを検出し、ＦＦ６６，６７とＡＮ
Ｄ６８はＣＬＫの第２のエッジを検出し、ＯＲ６９を介
してＣＮＴ７０のＲＳ端子に入力する。ＣＬＫが停止す
るとＯＲ６９の出力はロウレベルに固定され、ＣＮＴ７
０はリセットされず、ある設定された時間が経過すると
ＣＮＴ７０の出力はハイレベルになりＯＲ７１を通りＲ
ＳＦＦ７２にラッチされ、ＲＳＦＦ７２の出力はハイレ
ベルとなり同期クロックが停止したことを検出してクロ
ック断検出信号ＡＬＭを出力する。
Description
【０００１】
【産業上の利用分野】本発明はデジタル的にクロック断
を検出するクロック断検出回路に関する。
を検出するクロック断検出回路に関する。
【０００２】
【従来の技術】図５は従来のクロック断検出回路の一例
を示す回路ブロック図で、単安定マルチバイブレータを
用いたアナログ型を示す。
を示す回路ブロック図で、単安定マルチバイブレータを
用いたアナログ型を示す。
【０００３】図５において、本例のクロック断検出回路
は入力した信号ＣＬＫがハイレベルに変化すると一定時
間ハイレベルを出力する単安定マルチバイブレータ５１
と、単安定マルチバイブレータ５１の出力Ｑがロウレベ
ルになるとセットされるＲ−Ｓフリップフロップ（以下
ＲＳＦＦ）５２と、単安定マルチバイブレータ５１の出
力する時間を設定する時定数設定用のコンデンサ（以下
Ｃ）５３および時定数設定用の抵抗（以下Ｒ）５４とを
有している。入力外部クロックＣＬＫの信号レベルがロ
ウレベルからハイレベルに変化すると、単安定マルチバ
イブレータ５１は単安定マルチバイブレータ５１に接続
されているＣ５３とＲ５４により設定される一定時間の
間ハイレベルを出力する。このとき設定する時定数を入
力外部クロックＣＬＫの周期より長く設定することによ
り単安定マルチバイブレータ５１の出力はハイレベルを
保っている。ここで入力外部クロックＣＬＫが何らかの
故障により停止すると、単安定マルチバイブレータ５１
の出力がロウレベルになりＲ−ＳＦＦ５２がセットされ
て、入力外部クロックＣＬＫが断したことを検出する。
は入力した信号ＣＬＫがハイレベルに変化すると一定時
間ハイレベルを出力する単安定マルチバイブレータ５１
と、単安定マルチバイブレータ５１の出力Ｑがロウレベ
ルになるとセットされるＲ−Ｓフリップフロップ（以下
ＲＳＦＦ）５２と、単安定マルチバイブレータ５１の出
力する時間を設定する時定数設定用のコンデンサ（以下
Ｃ）５３および時定数設定用の抵抗（以下Ｒ）５４とを
有している。入力外部クロックＣＬＫの信号レベルがロ
ウレベルからハイレベルに変化すると、単安定マルチバ
イブレータ５１は単安定マルチバイブレータ５１に接続
されているＣ５３とＲ５４により設定される一定時間の
間ハイレベルを出力する。このとき設定する時定数を入
力外部クロックＣＬＫの周期より長く設定することによ
り単安定マルチバイブレータ５１の出力はハイレベルを
保っている。ここで入力外部クロックＣＬＫが何らかの
故障により停止すると、単安定マルチバイブレータ５１
の出力がロウレベルになりＲ−ＳＦＦ５２がセットされ
て、入力外部クロックＣＬＫが断したことを検出する。
【０００４】
【発明が解決しようとする課題】この従来のクロック断
検出回路では、アナログ型であるためＬＳＩなどに組み
込むことが困難であった。またアナログ型では、コンデ
ンサや抵抗の精度のばらつきによりクロック断の検出時
間の変動があるという問題点があった。
検出回路では、アナログ型であるためＬＳＩなどに組み
込むことが困難であった。またアナログ型では、コンデ
ンサや抵抗の精度のばらつきによりクロック断の検出時
間の変動があるという問題点があった。
【０００５】
【課題を解決するための手段】本発明のクロック断検出
回路は、入力される外部クロックと一定の誤差範囲内の
同じ周波数で非同期に発振する第１の内部クロックと、
この第１の内部クロックと同一周波数で位相が１８０°
異なる第２の内部クロックとを有し、前記第１の内部ク
ロックとの比較により前記外部クロックのエッジを検出
する第１のエッジ検出回路と、前記第２の内部クロック
との比較により前記外部クロックのエッジを検出する第
２のエッジ検出回路と、前記第１の内部クロックにより
計数して前記第１のエッジ検出回路または前記第２のエ
ッジ検出回路が前記外部クロックのエッジを検出するご
とにリセットされるカウンタとを備えている。
回路は、入力される外部クロックと一定の誤差範囲内の
同じ周波数で非同期に発振する第１の内部クロックと、
この第１の内部クロックと同一周波数で位相が１８０°
異なる第２の内部クロックとを有し、前記第１の内部ク
ロックとの比較により前記外部クロックのエッジを検出
する第１のエッジ検出回路と、前記第２の内部クロック
との比較により前記外部クロックのエッジを検出する第
２のエッジ検出回路と、前記第１の内部クロックにより
計数して前記第１のエッジ検出回路または前記第２のエ
ッジ検出回路が前記外部クロックのエッジを検出するご
とにリセットされるカウンタとを備えている。
【０００６】そして、入力される前記外部クロックを分
周する第１のフリップフロップと、前記第１の内部クロ
ックの位相を反転して前記第２の内部クロックを出力す
る否定ゲートとを備え、前記第１のエッジ検出回路は前
記第１のフリップフロップの出力同期クロックを前記第
１の内部クロックによりラッチする第２のフリップフロ
ップとこの第２のフリップフロップの出力を前記第２の
内部クロックによりラッチする第３のフリップフロップ
と前記第２，第３のフリップフロップ出力の論理積をと
る第１のアンドゲートとからなり、前記第２のエッジ検
出回路は前記第１のフリップフロップの出力同期クロッ
クを前記第２の内部クロックによりラッチする第４のフ
リップフロップとこの第４のフリップフロップの出力を
前記第１の内部クロックによりラッチする第５のフリッ
プフロップと前記第４，第５のフリップフロップ出力の
論理積をとる第２のアンドゲートとからなることを特徴
とする。
周する第１のフリップフロップと、前記第１の内部クロ
ックの位相を反転して前記第２の内部クロックを出力す
る否定ゲートとを備え、前記第１のエッジ検出回路は前
記第１のフリップフロップの出力同期クロックを前記第
１の内部クロックによりラッチする第２のフリップフロ
ップとこの第２のフリップフロップの出力を前記第２の
内部クロックによりラッチする第３のフリップフロップ
と前記第２，第３のフリップフロップ出力の論理積をと
る第１のアンドゲートとからなり、前記第２のエッジ検
出回路は前記第１のフリップフロップの出力同期クロッ
クを前記第２の内部クロックによりラッチする第４のフ
リップフロップとこの第４のフリップフロップの出力を
前記第１の内部クロックによりラッチする第５のフリッ
プフロップと前記第４，第５のフリップフロップ出力の
論理積をとる第２のアンドゲートとからなることを特徴
とする。
【０００７】また、前記カウンタの出力がハイレベルに
なったときこれを前記第２の内部クロックによりラッチ
してクロック断検出信号を出力するＲ−Ｓフリップフロ
ップを備えることを特徴とする。
なったときこれを前記第２の内部クロックによりラッチ
してクロック断検出信号を出力するＲ−Ｓフリップフロ
ップを備えることを特徴とする。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図２はデジタル交換機を例にした交換機内のクロッ
ク分配系の一構成例を示すブロック図である。
る。図２はデジタル交換機を例にした交換機内のクロッ
ク分配系の一構成例を示すブロック図である。
【０００９】局間の同期をとるための同期クロック発生
装置（以下ＣＫＧＥ）１は同期クロックとタイミング同
期用フレームクロックを発生している。このＣＫＧＥ１
はシステムの信頼性を確保するため、０系の同期クロッ
ク発生回路（以下ＣＫＧ）１１と１系のＣＫＧ１２とで
２重化構成されるのが普通である。クロック切替装置
（以下ＳＷＥ）２は０系のＣＫＧ１１からのクロックと
１系のＣＫＧ１２からのクロックと他系クロック切替装
置（図示省略）からの他系クロックとＳＷＥ２内の内部
クロック発生器（以下ＳＣＫＧ）２１からの内部クロッ
クをクロックの状態に応じて選択するクロック選択回路
（以下ＳＥＬ）２２と、ＣＫＧＥ１からの同期クロック
のクロック断を検出するクロック断検出回路（以下ＤＥ
Ｔ）３とから構成される。ＤＥＴ３は０系のＣＫＧ１１
と１系のＣＫＧ１２にそれぞれ対応して０系同期クロッ
ク用のクロック監視回路（以下ＳＰ）３１と１系同期ク
ロック用のＳＰ３２とより構成され、０系同期クロック
と１系同期クロックの状態によりＳＥＬ２２に対して選
択信号を送出する。
装置（以下ＣＫＧＥ）１は同期クロックとタイミング同
期用フレームクロックを発生している。このＣＫＧＥ１
はシステムの信頼性を確保するため、０系の同期クロッ
ク発生回路（以下ＣＫＧ）１１と１系のＣＫＧ１２とで
２重化構成されるのが普通である。クロック切替装置
（以下ＳＷＥ）２は０系のＣＫＧ１１からのクロックと
１系のＣＫＧ１２からのクロックと他系クロック切替装
置（図示省略）からの他系クロックとＳＷＥ２内の内部
クロック発生器（以下ＳＣＫＧ）２１からの内部クロッ
クをクロックの状態に応じて選択するクロック選択回路
（以下ＳＥＬ）２２と、ＣＫＧＥ１からの同期クロック
のクロック断を検出するクロック断検出回路（以下ＤＥ
Ｔ）３とから構成される。ＤＥＴ３は０系のＣＫＧ１１
と１系のＣＫＧ１２にそれぞれ対応して０系同期クロッ
ク用のクロック監視回路（以下ＳＰ）３１と１系同期ク
ロック用のＳＰ３２とより構成され、０系同期クロック
と１系同期クロックの状態によりＳＥＬ２２に対して選
択信号を送出する。
【００１０】図１は本発明のクロック断検出回路の一実
施例を示すブロック図である。まず同期クロックＣＬＫ
はフリップフロップ（以下ＦＦ）６１のクロック端子Ｃ
Ｋに入力され、出力ＱはＦＦ６２のデータ端子Ｄに入力
される。ＦＦ６２の出力ＱはＦＦ６３のデータ端子Ｄに
入力される。ＦＦ６２の出力ＱとＦＦ６３の出力Ｑ（反
転値）はアンドゲート（以下ＡＮＤ）６４に入力され
る。ＦＦ６１の出力ＱはＦＦ６６のデータ端子Ｄにも入
力され、さらにＦＦ６６の出力ＱはＦＦ６７のデータ端
子Ｄに入力される。ＦＦ６６の出力ＱとＦＦ６７の出力
Ｑ（反転値）はＡＮＤ６８に入力される。ＡＮＤ６４の
出力とＡＮＤ６８の出力はオアゲート（以下ＯＲ）６９
に、さらにＯＲ６９の出力はカウンタ（以下ＣＮＴ）７
０のリセット端子ＲＳに入力される。
施例を示すブロック図である。まず同期クロックＣＬＫ
はフリップフロップ（以下ＦＦ）６１のクロック端子Ｃ
Ｋに入力され、出力ＱはＦＦ６２のデータ端子Ｄに入力
される。ＦＦ６２の出力ＱはＦＦ６３のデータ端子Ｄに
入力される。ＦＦ６２の出力ＱとＦＦ６３の出力Ｑ（反
転値）はアンドゲート（以下ＡＮＤ）６４に入力され
る。ＦＦ６１の出力ＱはＦＦ６６のデータ端子Ｄにも入
力され、さらにＦＦ６６の出力ＱはＦＦ６７のデータ端
子Ｄに入力される。ＦＦ６６の出力ＱとＦＦ６７の出力
Ｑ（反転値）はＡＮＤ６８に入力される。ＡＮＤ６４の
出力とＡＮＤ６８の出力はオアゲート（以下ＯＲ）６９
に、さらにＯＲ６９の出力はカウンタ（以下ＣＮＴ）７
０のリセット端子ＲＳに入力される。
【００１１】ＦＦ６２，６７とＣＮＴ７０のクロック端
子ＣＫにはクロック切替装置内の内部クロックＳＣＫを
入力する。ＦＦ６３，６６のクロック端子ＣＫにはクロ
ック切替装置内の内部クロックＳＣＫを否定ゲート（以
下ＮＯＴ）６５により位相を反転させたクロックＳＣＫ
（反転値）を入力する。ＣＮＴ７０の出力ＱとＲＳＦＦ
７２の出力ＱはＯＲ７１に入力され、ＯＲ７１の出力は
ＲＳＦＦ７２のデータ端子Ｄに入力する。ＲＳＦＦ７２
のクロック端子ＣＫにはＮＯＴ６５の出力する位相の反
転した装置内の内部クロックＳＣＫ（反転値）を入力す
る。さらにＲＳＦＦ７２のリセット端子ＲＳには外部か
らのリセット信号ＲＳＴを入力する。そして、クロック
断検出信号ＡＬＭはＲＳＦＦ７２の出力Ｑから出力され
る。
子ＣＫにはクロック切替装置内の内部クロックＳＣＫを
入力する。ＦＦ６３，６６のクロック端子ＣＫにはクロ
ック切替装置内の内部クロックＳＣＫを否定ゲート（以
下ＮＯＴ）６５により位相を反転させたクロックＳＣＫ
（反転値）を入力する。ＣＮＴ７０の出力ＱとＲＳＦＦ
７２の出力ＱはＯＲ７１に入力され、ＯＲ７１の出力は
ＲＳＦＦ７２のデータ端子Ｄに入力する。ＲＳＦＦ７２
のクロック端子ＣＫにはＮＯＴ６５の出力する位相の反
転した装置内の内部クロックＳＣＫ（反転値）を入力す
る。さらにＲＳＦＦ７２のリセット端子ＲＳには外部か
らのリセット信号ＲＳＴを入力する。そして、クロック
断検出信号ＡＬＭはＲＳＦＦ７２の出力Ｑから出力され
る。
【００１２】次に同期クロックが２４．５７６ＭＨｚを
使用するシステムの場合を例にして本実施例の動作につ
いて説明する。
使用するシステムの場合を例にして本実施例の動作につ
いて説明する。
【００１３】図３は図１の実施例において同期クロック
と装置内の内部クロックの位相が一致していない場合の
動作を示すタイミングチャートである。同期クロックＣ
ＬＫはＦＦ６１のクロック端子ＣＫに入力され、その出
力Ｑは分周されて１２，２８８ＭＨｚのクロックとな
る。装置内の内部クロックＳＣＫの周波数は図２に示す
０系，１系のＣＫＧ１１，１２にともに障害が発生した
とき、デジタル交換機のシステムクロックを供給できる
ようにするため同期クロックと同じ周波数の２４．５７
６ＭＨｚとする。
と装置内の内部クロックの位相が一致していない場合の
動作を示すタイミングチャートである。同期クロックＣ
ＬＫはＦＦ６１のクロック端子ＣＫに入力され、その出
力Ｑは分周されて１２，２８８ＭＨｚのクロックとな
る。装置内の内部クロックＳＣＫの周波数は図２に示す
０系，１系のＣＫＧ１１，１２にともに障害が発生した
とき、デジタル交換機のシステムクロックを供給できる
ようにするため同期クロックと同じ周波数の２４．５７
６ＭＨｚとする。
【００１４】ＦＦ６１により分周された同期クロックは
ＦＦ６２で装置内の内部クロックＳＣＫによってラッチ
され、さらにＦＦ６２の出力ＱはＦＦ６３で逆相の装置
内の内部クロックＳＣＫ（反転値）によってラッチされ
る。ＦＦ６２の出力ＱとＦＦ６３の出力Ｑ（反転値）を
ＡＮＤ６４に入力し、それらの積をＡＮＤ６４は出力す
る。
ＦＦ６２で装置内の内部クロックＳＣＫによってラッチ
され、さらにＦＦ６２の出力ＱはＦＦ６３で逆相の装置
内の内部クロックＳＣＫ（反転値）によってラッチされ
る。ＦＦ６２の出力ＱとＦＦ６３の出力Ｑ（反転値）を
ＡＮＤ６４に入力し、それらの積をＡＮＤ６４は出力す
る。
【００１５】一方、ＦＦ６１により分周された同期クロ
ックはＦＦ６６で逆相の内部クロックＳＣＫ（反転値）
によってラッチされ、さらにＦＦ６６の出力ＱはＦＦ６
７で内部クロックＳＣＫによってラッチされる。ＦＦ６
６の出力ＱとＦＦ６７の出力Ｑ（反転値）をＡＮＤ６８
に入力し、それらの積をＡＮＤ６８は出力する。
ックはＦＦ６６で逆相の内部クロックＳＣＫ（反転値）
によってラッチされ、さらにＦＦ６６の出力ＱはＦＦ６
７で内部クロックＳＣＫによってラッチされる。ＦＦ６
６の出力ＱとＦＦ６７の出力Ｑ（反転値）をＡＮＤ６８
に入力し、それらの積をＡＮＤ６８は出力する。
【００１６】ＡＮＤ６４の出力とＡＮＤ６８の出力はＯ
Ｒ６９に入力され、それらの和をＯＲ６９は出力する。
このＯＲ６９の出力がＣＮＴ７０のリセット端子ＲＳに
入力され、ＯＲ６９の出力がハイレベルになるとＣＮＴ
７０がリセットされる。
Ｒ６９に入力され、それらの和をＯＲ６９は出力する。
このＯＲ６９の出力がＣＮＴ７０のリセット端子ＲＳに
入力され、ＯＲ６９の出力がハイレベルになるとＣＮＴ
７０がリセットされる。
【００１７】ここで同期クロックＣＬＫが停止すると、
ＦＦ６２とＦＦ６３の出力が一致しないためＡＮＤ６４
の出力はロウレベルとなり、さらにＦＦ６６とＦＦ６７
との出力も一致しないためＡＮＤ６８の出力もロウレベ
ルとなり、その結果ＯＲ６９の出力はロウレベルに固定
され、ＣＮＴ７０はリセットされず、ある設定された時
間が経過するとＣＮＴ７０の出力はハイレベルになりＯ
Ｒ７１を通りＲＳＦＦ７２にラッチされ、ＲＳＦＦ７２
の出力はハイレベルとなり同期クロックが停止したこと
を検出してクロック断検出信号ＡＬＭを出力する。
ＦＦ６２とＦＦ６３の出力が一致しないためＡＮＤ６４
の出力はロウレベルとなり、さらにＦＦ６６とＦＦ６７
との出力も一致しないためＡＮＤ６８の出力もロウレベ
ルとなり、その結果ＯＲ６９の出力はロウレベルに固定
され、ＣＮＴ７０はリセットされず、ある設定された時
間が経過するとＣＮＴ７０の出力はハイレベルになりＯ
Ｒ７１を通りＲＳＦＦ７２にラッチされ、ＲＳＦＦ７２
の出力はハイレベルとなり同期クロックが停止したこと
を検出してクロック断検出信号ＡＬＭを出力する。
【００１８】図４は図１の実施例において同期クロック
と装置内の内部クロックの位相が一致している場合の動
作を示すタイミングチャートである。図３の場合と同様
に同期クロックＣＬＫはＦＦ６１に入力され、その出力
Ｑは分周されて１２．２８８ＭＨｚのクロックとなる。
と装置内の内部クロックの位相が一致している場合の動
作を示すタイミングチャートである。図３の場合と同様
に同期クロックＣＬＫはＦＦ６１に入力され、その出力
Ｑは分周されて１２．２８８ＭＨｚのクロックとなる。
【００１９】ＦＦ６１により分周された同期クロックは
ＦＦ６２に入力され、同期クロックと位相が一致してい
る装置内の内部クロックＳＣＫによってラッチするが、
ＦＦ６１の出力Ｑの変化点が装置内の内部クロックＳＣ
Ｋの立ち上がりと一致するためＦＦ６２はセットアップ
ホールド時間が不足してＦＦ６２の出力Ｑは不定となる
（斜線で図示）。そのためＦＦ６３の出力Ｑ（反転値）
も不定となり、ＡＮＤ６４の出力も不定となる。
ＦＦ６２に入力され、同期クロックと位相が一致してい
る装置内の内部クロックＳＣＫによってラッチするが、
ＦＦ６１の出力Ｑの変化点が装置内の内部クロックＳＣ
Ｋの立ち上がりと一致するためＦＦ６２はセットアップ
ホールド時間が不足してＦＦ６２の出力Ｑは不定となる
（斜線で図示）。そのためＦＦ６３の出力Ｑ（反転値）
も不定となり、ＡＮＤ６４の出力も不定となる。
【００２０】しかしながら、ＦＦ６６では、逆相の装置
内の内部クロックＳＣＫ（反転値）を用いるためその出
力Ｑは安定し、またＦＦ６６の出力Ｑを入力するＦＦ６
７の出力Ｑ（反転値）も安定する。それによりＡＮＤ６
８の出力も安定し、周期的にハイレベルの信号を出力す
る。その結果ＯＲ６８の出力は不安定な部分もあるが、
確実にハイレベルを出力する部分が必ずあり、ＣＮＴ７
０は必ずリセットされることになる。
内の内部クロックＳＣＫ（反転値）を用いるためその出
力Ｑは安定し、またＦＦ６６の出力Ｑを入力するＦＦ６
７の出力Ｑ（反転値）も安定する。それによりＡＮＤ６
８の出力も安定し、周期的にハイレベルの信号を出力す
る。その結果ＯＲ６８の出力は不安定な部分もあるが、
確実にハイレベルを出力する部分が必ずあり、ＣＮＴ７
０は必ずリセットされることになる。
【００２１】ここで、同期クロックＣＬＫが停止した場
合はＯＲ６９の出力はロウレベルに固定し、ＣＮＴ７０
は一定時間後ハイレベルを出力し、ＦＦ７２によりラッ
チされ、クロック断を検出してクロック断検出信号ＡＬ
Ｍを出力する。
合はＯＲ６９の出力はロウレベルに固定し、ＣＮＴ７０
は一定時間後ハイレベルを出力し、ＦＦ７２によりラッ
チされ、クロック断を検出してクロック断検出信号ＡＬ
Ｍを出力する。
【００２２】
【発明の効果】以上説明したように本発明は、入力され
る外部クロックと一定の誤差範囲内の同じ周波数で非同
期に発振する第１の内部クロックと、第１の内部クロッ
クと同一周波数で位相が１８０°異なる第２の内部クロ
ックとを有し、第１の内部クロックとの比較により外部
クロックのエッジを検出する第１のエッジ検出回路と、
第２の内部クロックとの比較により外部クロックのエッ
ジを検出する第２のエッジ検出回路と、第１の内部クロ
ックにより計数してエッジ検出回路が外部クロックのエ
ッジを検出するごとにリセットされるカウンタとを備え
ることにより、デジタル型のクロック断検出回路を実現
し、また局間同期のためのフェーズロックオシレータを
母体とする同期クロック発生装置が何らかの障害のため
に同期クロックが停止した場合、クロック切替装置内の
内部クロックを用いてシステムクロックを供給する構成
としている時、同期クロックの周波数と同じ装置内の内
部クロックを用いても装置内の内部クロックを第１の内
部クロックと第２の内部クロックと位相の１８０°異な
る２つの内部クロックを有することで同期クロックのク
ロック断を検出することができるという効果を有する。
る外部クロックと一定の誤差範囲内の同じ周波数で非同
期に発振する第１の内部クロックと、第１の内部クロッ
クと同一周波数で位相が１８０°異なる第２の内部クロ
ックとを有し、第１の内部クロックとの比較により外部
クロックのエッジを検出する第１のエッジ検出回路と、
第２の内部クロックとの比較により外部クロックのエッ
ジを検出する第２のエッジ検出回路と、第１の内部クロ
ックにより計数してエッジ検出回路が外部クロックのエ
ッジを検出するごとにリセットされるカウンタとを備え
ることにより、デジタル型のクロック断検出回路を実現
し、また局間同期のためのフェーズロックオシレータを
母体とする同期クロック発生装置が何らかの障害のため
に同期クロックが停止した場合、クロック切替装置内の
内部クロックを用いてシステムクロックを供給する構成
としている時、同期クロックの周波数と同じ装置内の内
部クロックを用いても装置内の内部クロックを第１の内
部クロックと第２の内部クロックと位相の１８０°異な
る２つの内部クロックを有することで同期クロックのク
ロック断を検出することができるという効果を有する。
【００２３】さらに装置内の内部クロックによりカウン
タを計数するので、クロック断の検出時間のばらつきが
少なく、その誤差は装置内の内部クロックの一周期以内
にとどめることができるという効果を有する。
タを計数するので、クロック断の検出時間のばらつきが
少なく、その誤差は装置内の内部クロックの一周期以内
にとどめることができるという効果を有する。
【図１】本発明のクロック断検出回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】デジタル交換機を例にして交換機内クロック分
配系の一構成例を示すブロック図である。
配系の一構成例を示すブロック図である。
【図３】図１の実施例において同期クロックと装置内の
内部クロックの位相が一致していない場合の動作を示す
タイミングチャートである。
内部クロックの位相が一致していない場合の動作を示す
タイミングチャートである。
【図４】図１の実施例において同期クロックと装置内の
内部クロックの位相が一致している場合の動作を示すタ
イミングチャートである。
内部クロックの位相が一致している場合の動作を示すタ
イミングチャートである。
【図５】従来のクロック断検出回路の一例を示す回路ブ
ロック図である。
ロック図である。
１ 同期クロック発生装置（ＣＫＧＥ） ２ クロック切替装置（ＳＷＥ） ３ クロック断検出回路（ＤＥＴ） ４ クロック被分配回路 １１，１２ 同期クロック発生回路（ＣＫＧ） ２１ 内部クロック発生器（ＳＣＫＧ） ２２ クロック選択回路（ＳＥＬ） ３１，３２ クロック監視回路（ＳＰ） ５１ 単安定マルチバイブレータ ５２，７２ Ｒ−Ｓフリップフロップ（ＲＳＦＦ） ５３ コンデンサ（Ｃ） ５４ 抵抗（Ｒ） ６１，６２，６３，６６，６７ フリップフロップ
（ＦＦ） ６４，６８ アンドゲート（ＡＮＤ） ６５ 否定ゲート（ＮＯＴ） ６９，７１ オアゲート（ＯＲ） ７０ カウンタ（ＣＮＴ）
（ＦＦ） ６４，６８ アンドゲート（ＡＮＤ） ６５ 否定ゲート（ＮＯＴ） ６９，７１ オアゲート（ＯＲ） ７０ カウンタ（ＣＮＴ）
Claims (3)
- 【請求項１】 入力される外部クロックと一定の誤差範
囲内の同じ周波数で非同期に発振する第１の内部クロッ
クと、この第１の内部クロックと同一周波数で位相が１
８０°異なる第２の内部クロックとを有し、前記第１の
内部クロックとの比較により前記外部クロックのエッジ
を検出する第１のエッジ検出回路と、前記第２の内部ク
ロックとの比較により前記外部クロックのエッジを検出
する第２のエッジ検出回路と、前記第１の内部クロック
により計数して前記第１のエッジ検出回路または前記第
２のエッジ検出回路が前記外部クロックのエッジを検出
するごとにリセットされるカウンタとを備えることを特
徴とするクロック断検出回路。 - 【請求項２】 入力される前記外部クロックを分周する
第１のフリップフロップと、前記第１の内部クロックの
位相を反転して前記第２の内部クロックを出力する否定
ゲートとを備え、前記第１のエッジ検出回路は前記第１
のフリップフロップの出力同期クロックを前記第１の内
部クロックによりラッチする第２のフリップフロップと
この第２のフリップフロップの出力を前記第２の内部ク
ロックによりラッチする第３のフリップフロップと前記
第２，第３のフリップフロップ出力の論理積をとる第１
のアンドゲートとからなり、前記第２のエッジ検出回路
は前記第１のフリップフロップの出力同期クロックを前
記第２の内部クロックによりラッチする第４のフリップ
フロップとこの第４のフリップフロップの出力を前記第
１の内部クロックによりラッチする第５のフリップフロ
ップと前記第４，第５のフリップフロップ出力の論理積
をとる第２のアンドゲートとからなることを特徴とする
請求項１記載のクロック断検出回路。 - 【請求項３】 前記カウンタの出力がハイレベルになっ
たときこれを前記第２の内部クロックによりラッチして
クロック断検出信号を出力するＲ−Ｓフリップフロップ
を備えることを特徴とする請求項１記載のクロック断検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27217592A JPH06125254A (ja) | 1992-10-12 | 1992-10-12 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27217592A JPH06125254A (ja) | 1992-10-12 | 1992-10-12 | クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125254A true JPH06125254A (ja) | 1994-05-06 |
Family
ID=17510126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27217592A Pending JPH06125254A (ja) | 1992-10-12 | 1992-10-12 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825211A (en) * | 1995-09-29 | 1998-10-20 | Dallas Semiconductor Corporation | Oversampled state machine for jitter tolerant pulse detection |
| WO2023042520A1 (ja) * | 2021-09-16 | 2023-03-23 | ローム株式会社 | 半導体装置、表示装置、車両 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0364119A (ja) * | 1989-08-01 | 1991-03-19 | Fujitsu Ltd | クロック断検出回路 |
| JPH04180408A (ja) * | 1990-11-15 | 1992-06-26 | Nec Corp | ノイズフィルター回路 |
-
1992
- 1992-10-12 JP JP27217592A patent/JPH06125254A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0364119A (ja) * | 1989-08-01 | 1991-03-19 | Fujitsu Ltd | クロック断検出回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5825211A (en) * | 1995-09-29 | 1998-10-20 | Dallas Semiconductor Corporation | Oversampled state machine for jitter tolerant pulse detection |
| US6002274A (en) * | 1995-09-29 | 1999-12-14 | Dallas Semiconductor | Oversampled state machine for jitter tolerant pulse detection |
| WO2023042520A1 (ja) * | 2021-09-16 | 2023-03-23 | ローム株式会社 | 半導体装置、表示装置、車両 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |