JPH0318773B2 - - Google Patents
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- Publication number
- JPH0318773B2 JPH0318773B2 JP57224614A JP22461482A JPH0318773B2 JP H0318773 B2 JPH0318773 B2 JP H0318773B2 JP 57224614 A JP57224614 A JP 57224614A JP 22461482 A JP22461482 A JP 22461482A JP H0318773 B2 JPH0318773 B2 JP H0318773B2
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- JP
- Japan
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- output
- circuit
- input
- frequency divider
- signal
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- 238000001514 detection method Methods 0.000 claims description 42
- 101100123587 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) HDA3 gene Proteins 0.000 description 14
- 101100297842 Schizosaccharomyces pombe (strain 972 / ATCC 24843) plo1 gene Proteins 0.000 description 14
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相同期発振器の入出力障害検出回
路に関する。特に、時分割交換装置で必要とする
各周波数を主クロツク供給装置のクロツク信号に
同期して発生させるための回路として適する位相
同期発振器の改良に関する。
路に関する。特に、時分割交換装置で必要とする
各周波数を主クロツク供給装置のクロツク信号に
同期して発生させるための回路として適する位相
同期発振器の改良に関する。
従来、位相同期発振器回路（以下、「PLO」と
いう。）の入力信号が途絶えた入力断障害、出力
信号が途絶えた出力断障害、入力信号と出力信号
の位相同期が保たれていない非同期障害等の障害
検出を行う入出力障害検出回路は抵抗素子および
容量素子を使用している。
いう。）の入力信号が途絶えた入力断障害、出力
信号が途絶えた出力断障害、入力信号と出力信号
の位相同期が保たれていない非同期障害等の障害
検出を行う入出力障害検出回路は抵抗素子および
容量素子を使用している。
第１図に従来の技術による入出力障害検出回路
を示す。第１図で１はPLOで、位相比較器２、
ループフイルタ３、および電圧制御発振器４によ
り構成されている。PLO１の入力と出力が非同
期状態にあるとき、位相比較器２の出力にビート
信号が現れるが、このビート信号を非同期検出回
路５内の整流回路６により整流して直流に変換
し、これをコンパレータ７により判定することに
より非同期障害を検出し非同期検出出力ｂに出力
する。
を示す。第１図で１はPLOで、位相比較器２、
ループフイルタ３、および電圧制御発振器４によ
り構成されている。PLO１の入力と出力が非同
期状態にあるとき、位相比較器２の出力にビート
信号が現れるが、このビート信号を非同期検出回
路５内の整流回路６により整流して直流に変換
し、これをコンパレータ７により判定することに
より非同期障害を検出し非同期検出出力ｂに出力
する。
また、出力断検出回路９は再トリガー可能な単
安定マルチバイブレータ１０を用い、抵抗素子１
１と容量素子１２とで定まる設定時間をPLO１
の出力ａの繰り返し周期より大に設定する。これ
により、PLO１の出力ａが断障害を発生したと
きに、およそ設定時間だけ経過した後に検出結果
が出力断検出出力ｃに送出される。
安定マルチバイブレータ１０を用い、抵抗素子１
１と容量素子１２とで定まる設定時間をPLO１
の出力ａの繰り返し周期より大に設定する。これ
により、PLO１の出力ａが断障害を発生したと
きに、およそ設定時間だけ経過した後に検出結果
が出力断検出出力ｃに送出される。
入力断検出回路１３も、出力断検出回路９と同
一に構成でき、その動作原理は出力断検出回路９
と同様である。
一に構成でき、その動作原理は出力断検出回路９
と同様である。
このような従来の入出力障害検出回路が抵抗素
子、容量素子等を用いるものであるため、集積回
路技術を適用して小型化、経済化を行うため、位
相同期発振器回路の入出力信号を計数カウンタの
リセツト端子に入力して入出力障害検出を行う技
術も提案されている（特開昭55−42443号公報）。
子、容量素子等を用いるものであるため、集積回
路技術を適用して小型化、経済化を行うため、位
相同期発振器回路の入出力信号を計数カウンタの
リセツト端子に入力して入出力障害検出を行う技
術も提案されている（特開昭55−42443号公報）。
しかしながら、この技術は、計数カウンタへの
リセツト信号は、被検査対象信号について1/4分
周された信号を計数カウンタの計数信号でサンプ
リングしたのち波形整形するフリツプフロツプと
論理和回路とにより構成される回路によつて作成
されるのであり、この回路は３つものフリツプフ
ロツプを用いるため、回路規模が大きくなる問題
があつた。
リセツト信号は、被検査対象信号について1/4分
周された信号を計数カウンタの計数信号でサンプ
リングしたのち波形整形するフリツプフロツプと
論理和回路とにより構成される回路によつて作成
されるのであり、この回路は３つものフリツプフ
ロツプを用いるため、回路規模が大きくなる問題
があつた。
本発明はこの点を改良するもので、集積回路に
構成する場合に、リセツト信号の生成回路の面積
が小さくなり、実装面積およびコストの点で有利
な入出力障害検出回路を提供することを目的とす
る。
構成する場合に、リセツト信号の生成回路の面積
が小さくなり、実装面積およびコストの点で有利
な入出力障害検出回路を提供することを目的とす
る。
第一の発明は、遅延素子および論理積回路から
構成され位相同期発振器回路の入力の信号変化点
を微分して第一の出力とし、位相同期発振器回路
の出力の信号変化点を微分して第二の出力とする
微分回路と、分周比が２以上でありリセツト可能
な分周器とを備え、この分周器の被分周信号入力
に上記第一の出力が接続され、この分周器のリセ
ツト信号入力に上記第二の出力が接続されたこと
を特徴とする。
構成され位相同期発振器回路の入力の信号変化点
を微分して第一の出力とし、位相同期発振器回路
の出力の信号変化点を微分して第二の出力とする
微分回路と、分周比が２以上でありリセツト可能
な分周器とを備え、この分周器の被分周信号入力
に上記第一の出力が接続され、この分周器のリセ
ツト信号入力に上記第二の出力が接続されたこと
を特徴とする。
第二の発明は、分周比が２以上でありリセツト
可能な分周器を備え、この分周器のリセツト信号
入力に上記第一の出力が接続され、この分周器の
被分周信号入力に上記第二の出力が接続されたこ
とを特徴とする。
可能な分周器を備え、この分周器のリセツト信号
入力に上記第一の出力が接続され、この分周器の
被分周信号入力に上記第二の出力が接続されたこ
とを特徴とする。
本発明の一実施例を図面に基づいて説明する。
第２図は、本発明一実施例の要部ブロツク構成
図である。第１図で示した従来例回路と比較する
と、検出回路の入力に微分回路１６を設けるとと
もに、非同期検出回路５をアンド回路１７で構成
し、出力断検出回路９を１／Ｎ分周器１８で構成
し、入力断検出回路１３を１／Ｍ分周器１９で構
成したところに特徴がある。
図である。第１図で示した従来例回路と比較する
と、検出回路の入力に微分回路１６を設けるとと
もに、非同期検出回路５をアンド回路１７で構成
し、出力断検出回路９を１／Ｎ分周器１８で構成
し、入力断検出回路１３を１／Ｍ分周器１９で構
成したところに特徴がある。
すなわち、入力信号INを微分回路１６の遅延
素子２１に導くとともに、アンド回路２２の一方
の入力端子に導き、この遅延素子２１の出力をア
ンド回路２２の反転入力端子に導く。また、
PLO１の出力ａを遅延素子２３に導くとともに
アンド回路２２の一方の入力端子に導き、この遅
延素子２３の出力をアンド回路２４の反転入力端
子に導く。
素子２１に導くとともに、アンド回路２２の一方
の入力端子に導き、この遅延素子２１の出力をア
ンド回路２２の反転入力端子に導く。また、
PLO１の出力ａを遅延素子２３に導くとともに
アンド回路２２の一方の入力端子に導き、この遅
延素子２３の出力をアンド回路２４の反転入力端
子に導く。
このアンド回路２２，２４の出力ｅ、ｆを上記
アンド回路１７の入力端子にそれぞれ導くととも
に出力ｅを１／Ｎ分周器１８の入力端子および
１／Ｍ分周器１９のリセツト端子に導き、出力ｆ
を１／Ｎ分周器１８のリセツト端子および１／Ｍ
分周器１９の入力端子に導く。
アンド回路１７の入力端子にそれぞれ導くととも
に出力ｅを１／Ｎ分周器１８の入力端子および
１／Ｍ分周器１９のリセツト端子に導き、出力ｆ
を１／Ｎ分周器１８のリセツト端子および１／Ｍ
分周器１９の入力端子に導く。
他の構成は第１図と同様であり、同一符号は同
一のものをそれぞれ示す。
一のものをそれぞれ示す。
いま、入力INの信号は微分回路１６に入力し、
入力INが論理値「０」の状態から論理値「１」
の状態に移行した時刻から遅延素子２１の動作遅
延時間にわたり、アンド回路２２の出力ｅは論理
値「１」となり、その他の時刻では論理値「０」
を出力する。従つて、入力INの論理値「０」か
ら論理値「１」に移行する立上り部の微分演算が
なされる。PLO１の出力ａとアンド回路２４の
出力ｆとの関係も同様である。
入力INが論理値「０」の状態から論理値「１」
の状態に移行した時刻から遅延素子２１の動作遅
延時間にわたり、アンド回路２２の出力ｅは論理
値「１」となり、その他の時刻では論理値「０」
を出力する。従つて、入力INの論理値「０」か
ら論理値「１」に移行する立上り部の微分演算が
なされる。PLO１の出力ａとアンド回路２４の
出力ｆとの関係も同様である。
ここで、遅延素子２１および２３の動作時間
は、同一の動作時間または異なる動作時間のいず
れでも良い。従つて、遅延素子２１，２３の具体
的な構成手段としては論理素子の動作遅延時間を
積極的に用いた論理素子の縦続接続回路によつて
構成することが可能である。例えば２乃至３個の
ナンド回路を縦続接続して構成できる。
は、同一の動作時間または異なる動作時間のいず
れでも良い。従つて、遅延素子２１，２３の具体
的な構成手段としては論理素子の動作遅延時間を
積極的に用いた論理素子の縦続接続回路によつて
構成することが可能である。例えば２乃至３個の
ナンド回路を縦続接続して構成できる。
非同期検出回路５は微分回路１６の出力ｅおよ
びｆを入力とし、両者の微分時刻の一致、不一致
を検出する。すなわち、PLO１の入力INとPLO
１の出力ａとの同期が保たれていないときには、
時刻の経過とともに、微分回路１６の出力ｅおよ
びｆの微分パルスが同一時刻に発生する。非同期
検出回路５はこの時刻の一致を検出し、非同期障
害であることを非同期検出出力ｂに出力する。
びｆを入力とし、両者の微分時刻の一致、不一致
を検出する。すなわち、PLO１の入力INとPLO
１の出力ａとの同期が保たれていないときには、
時刻の経過とともに、微分回路１６の出力ｅおよ
びｆの微分パルスが同一時刻に発生する。非同期
検出回路５はこの時刻の一致を検出し、非同期障
害であることを非同期検出出力ｂに出力する。
ここで、非同期検出出力ｂの信号態様はPLO
１の入力INの周波数とPLO１の出力ａの周波数
に依存した繰り返しパルス信号となるが、この非
同期検出出力ｂによりフリツプフロツプをセツト
し、他の解除信号によりこのフリツプフロツプを
リセツトすることで持続した信号に変換すること
は容易な技術で可能である。
１の入力INの周波数とPLO１の出力ａの周波数
に依存した繰り返しパルス信号となるが、この非
同期検出出力ｂによりフリツプフロツプをセツト
し、他の解除信号によりこのフリツプフロツプを
リセツトすることで持続した信号に変換すること
は容易な技術で可能である。
出力断検出回路９は出力断を検出する。すなわ
ち、PLO１が正常に動作している場合はｅおよ
びｆの微分時刻は不一致状態にあるため、分周動
作とリセツト動作が交互に繰り返される。従つ
て、１／Ｎ分周器１８の分周比ＮがＮ＞２であれ
ばPLO１の正常動作時には１／Ｎ分周器１８の
出力ｃには信号が現れない。一方PLO１の出力
ａが断障害になつた場合は、１／Ｎ分周器１８の
リセツト入力Ｒが入力されず、分周入力Ｄのみが
入力されているので、微分回路１６の出力ｅの微
分パルスをＮ個以上計数した時点で分周出力ｃに
検出結果が出力される。
ち、PLO１が正常に動作している場合はｅおよ
びｆの微分時刻は不一致状態にあるため、分周動
作とリセツト動作が交互に繰り返される。従つ
て、１／Ｎ分周器１８の分周比ＮがＮ＞２であれ
ばPLO１の正常動作時には１／Ｎ分周器１８の
出力ｃには信号が現れない。一方PLO１の出力
ａが断障害になつた場合は、１／Ｎ分周器１８の
リセツト入力Ｒが入力されず、分周入力Ｄのみが
入力されているので、微分回路１６の出力ｅの微
分パルスをＮ個以上計数した時点で分周出力ｃに
検出結果が出力される。
これにより、PLO１の出力ａの断障害の検出
結果を出力断検出出力ｃに送出することができ
る。分周比Ｎを適切に選ぶことにより、雑音等に
よる誤動作を除去する能力をも有する出力断検出
回路が論理素子のみで構成することが可能とな
る。
結果を出力断検出出力ｃに送出することができ
る。分周比Ｎを適切に選ぶことにより、雑音等に
よる誤動作を除去する能力をも有する出力断検出
回路が論理素子のみで構成することが可能とな
る。
ここで、長時間にわたつてPLO１の出力ａが
断障害となつた場合には、出力断検出出力ｃの信
号態様は繰り返しパルス信号となるが、この信号
を持続保持させるための手段としては、前記の非
同期検出結果に対する処理と同様の方法、あるい
は出力断検出出力ｃの信号により１／Ｎ分周器１
８の分周動作を停止保持させるように帰還を施す
方法などが考えられる。
断障害となつた場合には、出力断検出出力ｃの信
号態様は繰り返しパルス信号となるが、この信号
を持続保持させるための手段としては、前記の非
同期検出結果に対する処理と同様の方法、あるい
は出力断検出出力ｃの信号により１／Ｎ分周器１
８の分周動作を停止保持させるように帰還を施す
方法などが考えられる。
入力断検出回路１３の動作は前記の出力断検出
回路９と同様であり、PLO１が正常動作をして
いる場合は１／Ｍ分周器１９の分周出力ｄに出力
が生じることなく、PLO１の入力INが断障害と
なつた場合には分周出力ｄに出力が生じ、入力断
検出出力ｄに検出結果が出力される。
回路９と同様であり、PLO１が正常動作をして
いる場合は１／Ｍ分周器１９の分周出力ｄに出力
が生じることなく、PLO１の入力INが断障害と
なつた場合には分周出力ｄに出力が生じ、入力断
検出出力ｄに検出結果が出力される。
ここで、１／Ｍ分周器１９の分周比ＭはＭ＞２
を満たす必要があるが、前記１／Ｎ分周器１８の
分周比Ｎとは同一分周比とするも異なつた分周比
とするも任意である。さらに、入力断検出出力ｄ
を持続保持させるための手段は、出力断検出出力
ｃの持続保持させる手段と同様に容易に実現でき
るものである。
を満たす必要があるが、前記１／Ｎ分周器１８の
分周比Ｎとは同一分周比とするも異なつた分周比
とするも任意である。さらに、入力断検出出力ｄ
を持続保持させるための手段は、出力断検出出力
ｃの持続保持させる手段と同様に容易に実現でき
るものである。
また、上記実施例では微分回路１６の動作例と
してPLO１の入力INおよび出力ａの各信号の立
上り部を微分する動作を例として説明したが、立
下り部を微分する動作の場合であつても可能であ
る。また、微分回路１６の出力として微分結果を
論理値「１」で出力する動作を例として説明した
が、微分結果を論理値「０」で出力する動作の場
合であつても可能である。この場合には、１／Ｎ
分周器１８、１／Ｍ分周器１９の各入力の動作極
性を分周動作とリセツト動作が交互するように整
合させること、および非同期検出回路５のアンド
回路１７をオア回路あるいはノア回路とすること
で微分時刻の一致不一致を検出することができ
る。また、非同期検出出力ｂを外部の計数器に導
き、非同期検出出力ｂを分周することにより雑音
による誤動作を防止したり、PLO１の同期引き
込み過程で生ずる非同期状態には応答しないよう
に構成することが可能である。
してPLO１の入力INおよび出力ａの各信号の立
上り部を微分する動作を例として説明したが、立
下り部を微分する動作の場合であつても可能であ
る。また、微分回路１６の出力として微分結果を
論理値「１」で出力する動作を例として説明した
が、微分結果を論理値「０」で出力する動作の場
合であつても可能である。この場合には、１／Ｎ
分周器１８、１／Ｍ分周器１９の各入力の動作極
性を分周動作とリセツト動作が交互するように整
合させること、および非同期検出回路５のアンド
回路１７をオア回路あるいはノア回路とすること
で微分時刻の一致不一致を検出することができ
る。また、非同期検出出力ｂを外部の計数器に導
き、非同期検出出力ｂを分周することにより雑音
による誤動作を防止したり、PLO１の同期引き
込み過程で生ずる非同期状態には応答しないよう
に構成することが可能である。
以上説明したように、本発明によれば、リセツ
ト信号を生成する微分回路を高々２乃至３個のナ
ンド回路からなる論理素子により構成することが
できるので、回路面積を小さくして実装面積を小
さくすることができ、またコストを安価にするこ
とができる。
ト信号を生成する微分回路を高々２乃至３個のナ
ンド回路からなる論理素子により構成することが
できるので、回路面積を小さくして実装面積を小
さくすることができ、またコストを安価にするこ
とができる。
第１図は従来例装置の要部回路構成図。第２図
は本発明一実施例の要部回路構成図。 １……PLO、２……位相比較器、３……ルー
プフイルタ、４……電圧制御発振器、５……非同
期検出回路、６……整流回路、７……コンパレー
タ、９……出力断検出回路、１０……単安定マル
チバイブレータ、１１……抵抗素子、１２……容
量素子、１３……入力断検出回路、１６……微分
回路、１８……１／Ｎ分周器、１９……１／Ｎ分
周器、２１，２３……遅延回路。
は本発明一実施例の要部回路構成図。 １……PLO、２……位相比較器、３……ルー
プフイルタ、４……電圧制御発振器、５……非同
期検出回路、６……整流回路、７……コンパレー
タ、９……出力断検出回路、１０……単安定マル
チバイブレータ、１１……抵抗素子、１２……容
量素子、１３……入力断検出回路、１６……微分
回路、１８……１／Ｎ分周器、１９……１／Ｎ分
周器、２１，２３……遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 遅延素子および論理積回路から構成され位相
同期発振器回路の入力の信号変化点を微分して第
一の出力とし、位相同期発振器回路の出力の信号
変化点を微分して第二の出力とする微分回路と、 分周比が２以上でありリセツト可能な分周器と
を備え、 この分周器の被分周信号入力に上記第一の出力
が接続され、この分周器のリセツト信号入力に上
記第二の出力が接続された 入出力障害検出回路。 ２ 遅延素子および論理積回路から構成され位相
同期発振器回路の入力の信号変化点を微分して第
一の出力とし、位相同期発振器回路の出力の信号
変化点を微分して第二の出力とする微分回路と、 分周比が２以上でありリセツト可能な分周器と
を備え、この分周器のリセツト信号入力に上記第
一の出力が接続され、この分周器の被分周信号入
力に上記第二の出力が接続された 入出力障害検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224614A JPS59114925A (ja) | 1982-12-20 | 1982-12-20 | 入出力障害検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224614A JPS59114925A (ja) | 1982-12-20 | 1982-12-20 | 入出力障害検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114925A JPS59114925A (ja) | 1984-07-03 |
| JPH0318773B2 true JPH0318773B2 (ja) | 1991-03-13 |
Family
ID=16816473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57224614A Granted JPS59114925A (ja) | 1982-12-20 | 1982-12-20 | 入出力障害検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114925A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074819A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | 位相同期回路 |
| JP4983349B2 (ja) * | 2007-04-04 | 2012-07-25 | セイコーエプソン株式会社 | クロック監視回路及びルビジウム原子発振器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227025A (en) * | 1975-08-27 | 1977-03-01 | Nippon Steel Corp | Surface treatment of galvanized steel iron |
| JPS5542443A (en) * | 1978-09-22 | 1980-03-25 | Hitachi Ltd | Clock supervisory system |
-
1982
- 1982-12-20 JP JP57224614A patent/JPS59114925A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227025A (en) * | 1975-08-27 | 1977-03-01 | Nippon Steel Corp | Surface treatment of galvanized steel iron |
| JPS5542443A (en) * | 1978-09-22 | 1980-03-25 | Hitachi Ltd | Clock supervisory system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59114925A (ja) | 1984-07-03 |
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