JPH0219650B2 - - Google Patents
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- JPH0219650B2 JPH0219650B2 JP59263852A JP26385284A JPH0219650B2 JP H0219650 B2 JPH0219650 B2 JP H0219650B2 JP 59263852 A JP59263852 A JP 59263852A JP 26385284 A JP26385284 A JP 26385284A JP H0219650 B2 JPH0219650 B2 JP H0219650B2
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は入力信号のエツジに同期したワンシヨ
ツトパルスを発生する同期パルス発生回路に関す
るものである。
ツトパルスを発生する同期パルス発生回路に関す
るものである。
従来の技術
従来から種々のデイジタルシステムを構成する
際に、例えば、回転体の回転検出信号を生成した
り、パワーオンリセツト信号の生成の目的のため
に、入力信号のエツジに同期してワンシヨツトパ
ルスを発生させる必要性がしばしば生じる。
際に、例えば、回転体の回転検出信号を生成した
り、パワーオンリセツト信号の生成の目的のため
に、入力信号のエツジに同期してワンシヨツトパ
ルスを発生させる必要性がしばしば生じる。
特公昭57−37252号公報には入力信号のエツジ
に同期したパルス信号を３個のNANDゲートに
よつて構成みた例が示されており、第４図にその
論理構成図を示し、第５図に各部の信号波形図を
示す。第５図Ａは入力端子１に供給される信号波
形を示したものであり、第５図ＢはNANDゲー
ト２の出力信号波形、すなわち出力端子３に現わ
れる信号波形を示したものであり、第５図Ｃは
NANDゲート４の出力信号波形を示したもので
あり、第５図ＤはNANDゲート５の出力信号波
形を示したものである。
に同期したパルス信号を３個のNANDゲートに
よつて構成みた例が示されており、第４図にその
論理構成図を示し、第５図に各部の信号波形図を
示す。第５図Ａは入力端子１に供給される信号波
形を示したものであり、第５図ＢはNANDゲー
ト２の出力信号波形、すなわち出力端子３に現わ
れる信号波形を示したものであり、第５図Ｃは
NANDゲート４の出力信号波形を示したもので
あり、第５図ＤはNANDゲート５の出力信号波
形を示したものである。
発明が解決しようとする問題点
第５図からも明らかなように、出力端子３から
は入力信号のリーデイングエツジに同期して、３
ゲート分の遅延時間に相当するパルス幅を有する
出力信号が得られるが、この出力信号を受け取る
側のブロツクが第４図の回路ブロツクから離れて
いると、配線の浮遊容量などによつて幅の狭いパ
ルスでは消滅してしまうおそれがある。
は入力信号のリーデイングエツジに同期して、３
ゲート分の遅延時間に相当するパルス幅を有する
出力信号が得られるが、この出力信号を受け取る
側のブロツクが第４図の回路ブロツクから離れて
いると、配線の浮遊容量などによつて幅の狭いパ
ルスでは消滅してしまうおそれがある。
問題点を解決するための手段
前記した問題点を解決するために本発明の同期
パルス発生回路は、第１、第２の論理積ゲートに
よつて構成されて入力信号の所定のエツジが到来
する前にセツトされる第１の双安定手段と、入力
端子に前記入力信号とクロツク信号ならびに前記
第１の双安定手段の出力が供給される第３の論理
積ゲートと、第４、第５の論理積ゲートによつて
構成され、前記第３の論理積ゲートによつてセツ
トされる第２の双安定手段と、入力端子に前記ク
ロツク信号と前記第１の双安定手段の出力ならび
に前記第２の双安定手段の出力が供給されて前記
第２の双安定手段をリセツトする第６の論理積ゲ
ートと、入力端子に前記クロツク信号の反転信号
と前記第２の双安定手段の出力が供給されて前記
第１の双安定手段をリセツトする第７の論理積ゲ
ートを具備したことを特徴とするものである。
パルス発生回路は、第１、第２の論理積ゲートに
よつて構成されて入力信号の所定のエツジが到来
する前にセツトされる第１の双安定手段と、入力
端子に前記入力信号とクロツク信号ならびに前記
第１の双安定手段の出力が供給される第３の論理
積ゲートと、第４、第５の論理積ゲートによつて
構成され、前記第３の論理積ゲートによつてセツ
トされる第２の双安定手段と、入力端子に前記ク
ロツク信号と前記第１の双安定手段の出力ならび
に前記第２の双安定手段の出力が供給されて前記
第２の双安定手段をリセツトする第６の論理積ゲ
ートと、入力端子に前記クロツク信号の反転信号
と前記第２の双安定手段の出力が供給されて前記
第１の双安定手段をリセツトする第７の論理積ゲ
ートを具備したことを特徴とするものである。
作 用
本発明では前記した構成によつて、出力信号の
パルス幅がクロツク信号の周波数によつて決定さ
れるので、任意のパルス幅を有する出力信号を得
ることが可能となる。
パルス幅がクロツク信号の周波数によつて決定さ
れるので、任意のパルス幅を有する出力信号を得
ることが可能となる。
実施例
以下、本発明の実施例について図面を参照しな
がら説明する。
がら説明する。
第１図は本発明の一実施例における同期パルス
発生回路の論理構成図を示したものであり、１は
入力信号が供給される入力端子であり、３は同期
パルス出力される出力端子であり、６は出力信号
のパルス幅を決定するためのクロツク信号が供給
されるクロツク端子である。
発生回路の論理構成図を示したものであり、１は
入力信号が供給される入力端子であり、３は同期
パルス出力される出力端子であり、６は出力信号
のパルス幅を決定するためのクロツク信号が供給
されるクロツク端子である。
第１図において、NANDゲート７とNANDゲ
ート８のそれぞれの第１の入力端子と出力端子が
互いにクロスカツプリング接続されて第１の双安
定回路１０が構成され、前記NANDゲート７の
第２の入力端子は入力端子１に接続され、
NANDゲート９の第１の入力端子は入力端子１
に接続され、第２の入力端子はクロツク端子６に
接続され、第３の入力端子は前記NANDゲート
７の出力端子に接続されている。また、入力端子
１にはインバータ１１の入力端子が接続され、
NANDゲート１２とNANDゲート１３のそれぞ
れの第１の入力端子と出力端子が互いにクロスカ
ツプリング接続されて第２の双安定回路２０が構
成され前記NANDゲート１２の入力端子と
NANDゲート１４の第１の入力端子は前記イン
バータ１１の出力端子に接続され、前記NAND
ゲート１４の第２の入力端子はクロツク端子６に
接続され、第３の入力端子は前記NANDゲート
１２の出力端子に接続されている。
ート８のそれぞれの第１の入力端子と出力端子が
互いにクロスカツプリング接続されて第１の双安
定回路１０が構成され、前記NANDゲート７の
第２の入力端子は入力端子１に接続され、
NANDゲート９の第１の入力端子は入力端子１
に接続され、第２の入力端子はクロツク端子６に
接続され、第３の入力端子は前記NANDゲート
７の出力端子に接続されている。また、入力端子
１にはインバータ１１の入力端子が接続され、
NANDゲート１２とNANDゲート１３のそれぞ
れの第１の入力端子と出力端子が互いにクロスカ
ツプリング接続されて第２の双安定回路２０が構
成され前記NANDゲート１２の入力端子と
NANDゲート１４の第１の入力端子は前記イン
バータ１１の出力端子に接続され、前記NAND
ゲート１４の第２の入力端子はクロツク端子６に
接続され、第３の入力端子は前記NANDゲート
１２の出力端子に接続されている。
NANDゲート１５とNANDゲート１６のそれ
ぞれの第１の入力端子と出力端子が互いにクロス
カツプリング接続されて第３の双安定回路３０が
構成され、前記NANDゲート１５の第２、第３
の入力端子にそれぞれ前記NANDゲート９、
NANDゲート１４の出力が供給され、NANDゲ
ート１７の第１の入力端子はクロツク端子６に接
続され、第２の入力端子は前記NANDゲート８
の出力端子に接続され、第３の入力端子は前記
NANDゲート１５の出力端子に接続され、出力
端子は前記NANDゲート１６の第２の入力端子
に接続され、NANDゲート１８の第１の入力端
子はクロツク端子６に接続され、第２の入力端子
は前記NANDゲート１３の出力端子に接続され
第３の入力端子は前記NANDゲート１５の出力
端子に接続され、出力端子は前記NANDゲート
１６の第３の入力端子に接続されている。
ぞれの第１の入力端子と出力端子が互いにクロス
カツプリング接続されて第３の双安定回路３０が
構成され、前記NANDゲート１５の第２、第３
の入力端子にそれぞれ前記NANDゲート９、
NANDゲート１４の出力が供給され、NANDゲ
ート１７の第１の入力端子はクロツク端子６に接
続され、第２の入力端子は前記NANDゲート８
の出力端子に接続され、第３の入力端子は前記
NANDゲート１５の出力端子に接続され、出力
端子は前記NANDゲート１６の第２の入力端子
に接続され、NANDゲート１８の第１の入力端
子はクロツク端子６に接続され、第２の入力端子
は前記NANDゲート１３の出力端子に接続され
第３の入力端子は前記NANDゲート１５の出力
端子に接続され、出力端子は前記NANDゲート
１６の第３の入力端子に接続されている。
さらに、NANDゲート１９の第１の入力端子
はインバータ２１を介してクロツク端子６に接続
され、第２の入力端子は前記NANDゲート１５
の出力端子に接続され、出力端子には前記
NANDゲート８の第２の入力端子と前記NAND
ゲート１３の第２の入力端子、さらには出力端子
３が接続されている。
はインバータ２１を介してクロツク端子６に接続
され、第２の入力端子は前記NANDゲート１５
の出力端子に接続され、出力端子には前記
NANDゲート８の第２の入力端子と前記NAND
ゲート１３の第２の入力端子、さらには出力端子
３が接続されている。
以上のように構成された同期パルス発生回路に
ついて、第１図および第２図を用いてその動作を
説明する。
ついて、第１図および第２図を用いてその動作を
説明する。
第２図は第１図の各部の信号波形を示したもの
で、第２図Ａは入力端子１に供給される信号波形
を示したものであり、第２図Ｂはクロツク端子６
に供給される信号波形を示したものであり、第２
図ＣはNANDゲート７の出力信号波形を示した
ものであり、第２図ＤはNANDゲート８の出力
信号波形を示したものであり、同様に第２図Ｅ，
Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，Ｍはそれぞれ
NANDゲート９，１５，１６，１９，１７，１
２，１３，１４，１５の出力信号波形を示したも
のである。
で、第２図Ａは入力端子１に供給される信号波形
を示したものであり、第２図Ｂはクロツク端子６
に供給される信号波形を示したものであり、第２
図ＣはNANDゲート７の出力信号波形を示した
ものであり、第２図ＤはNANDゲート８の出力
信号波形を示したものであり、同様に第２図Ｅ，
Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，Ｍはそれぞれ
NANDゲート９，１５，１６，１９，１７，１
２，１３，１４，１５の出力信号波形を示したも
のである。
あらかじめクロツク端子６のレベルが“１”に
なつているもとで、第２図の時刻t1において入力
信号のリーデイングエツジが到来すると、それ以
前にNANDゲート７の出力レベルが“１”に移
行しているのでNANDゲート９の出力レベルが
“０”に移行し、それによつて第３の双安定回路
３０がセツトされてNANDゲート１５の出力レ
ベルは“１”に移行し、NANDゲート１６の出
力レベルは“０”に移行する。なお、このとき第
２の双安定回路２０の出力状態も反転する。
なつているもとで、第２図の時刻t1において入力
信号のリーデイングエツジが到来すると、それ以
前にNANDゲート７の出力レベルが“１”に移
行しているのでNANDゲート９の出力レベルが
“０”に移行し、それによつて第３の双安定回路
３０がセツトされてNANDゲート１５の出力レ
ベルは“１”に移行し、NANDゲート１６の出
力レベルは“０”に移行する。なお、このとき第
２の双安定回路２０の出力状態も反転する。
時刻t2において、クロツク信号のトレイリング
エツジが到来すると、インバータ２１の出力レベ
ルが“１”に移行するのでNANDゲート１９の
出力レベルが“０”に移行し、その結果、第１の
双安定回路１０がリセツトされてNANDゲート
７の出力レベルが“０”に移行し、NANDゲー
ト８の出力レベルは“１”に移行する。
エツジが到来すると、インバータ２１の出力レベ
ルが“１”に移行するのでNANDゲート１９の
出力レベルが“０”に移行し、その結果、第１の
双安定回路１０がリセツトされてNANDゲート
７の出力レベルが“０”に移行し、NANDゲー
ト８の出力レベルは“１”に移行する。
時刻t3においてクロツク信号のリーデイングエ
ツジが到来すると、NANDゲート１７の出力レ
ベルが“０”に移行するので第３の双安定回路３
０がリセツトされてNANDゲート１５の出力レ
ベルが“０”に移行し、NANDゲート１４の出
力レベルは“１”に移行し、その結果、NAND
ゲート１７の出力レベルは“１”に戻る。このと
き、NANDゲート１９の出力レベルも“１”に
移行する。
ツジが到来すると、NANDゲート１７の出力レ
ベルが“０”に移行するので第３の双安定回路３
０がリセツトされてNANDゲート１５の出力レ
ベルが“０”に移行し、NANDゲート１４の出
力レベルは“１”に移行し、その結果、NAND
ゲート１７の出力レベルは“１”に戻る。このと
き、NANDゲート１９の出力レベルも“１”に
移行する。
あらかじめクロツク信号のリーデイングエツジ
が到来し、時刻t4において入力信号のリーデイン
グエツジが到来すると、それ以前にNANDゲー
ト１２の出力レベルが“１”に移行しているの
で、今度はNANDゲート１４の出力レベルが
“０”に移行し、それによつて第３の双安定回路
３０がセツトされてNANDゲート１５の出力レ
ベルは“１”に移行し、NANDゲート１６の出
力レベルは“０”に移行する。なお、このとき第
１の双安定回路１０の出力状態も反転する。
が到来し、時刻t4において入力信号のリーデイン
グエツジが到来すると、それ以前にNANDゲー
ト１２の出力レベルが“１”に移行しているの
で、今度はNANDゲート１４の出力レベルが
“０”に移行し、それによつて第３の双安定回路
３０がセツトされてNANDゲート１５の出力レ
ベルは“１”に移行し、NANDゲート１６の出
力レベルは“０”に移行する。なお、このとき第
１の双安定回路１０の出力状態も反転する。
時刻t5において、クロツク信号のトレイリング
エツジが到来すると、NANDゲート１９の出力
レベルが“０”に移行し、その結果、第２の双安
定回路２０がリセツトされてNANDゲート１２
の出力レベルが“０”に移行し、NANDゲート
１３の出力レベルは“１”に移行する。
エツジが到来すると、NANDゲート１９の出力
レベルが“０”に移行し、その結果、第２の双安
定回路２０がリセツトされてNANDゲート１２
の出力レベルが“０”に移行し、NANDゲート
１３の出力レベルは“１”に移行する。
時刻t6においてクロツク信号のリーデイングエ
ツジが到来すると、NANDゲート１８の出力レ
ベルが“０”に移行するので第３の双安定回路３
０がリセツトされてNANDゲート１５の出力レ
ベルが“０”に移行し、NANDゲート１４の出
力レベルは“１”に移行し、その結果、NAND
ゲート１８の出力レベルは“１”に戻る。このと
き、NANDゲート１９の出力レベルも“１”に
移行する。
ツジが到来すると、NANDゲート１８の出力レ
ベルが“０”に移行するので第３の双安定回路３
０がリセツトされてNANDゲート１５の出力レ
ベルが“０”に移行し、NANDゲート１４の出
力レベルは“１”に移行し、その結果、NAND
ゲート１８の出力レベルは“１”に戻る。このと
き、NANDゲート１９の出力レベルも“１”に
移行する。
なお、ここまでの説明では、クロツク信号のリ
ーデイングエツジが入力信号のリーデイングエツ
ジに先行するものとしたが、これらの位相関係は
第２図の時刻t7，t8に示すように逆になつていて
も良い。
ーデイングエツジが入力信号のリーデイングエツ
ジに先行するものとしたが、これらの位相関係は
第２図の時刻t7，t8に示すように逆になつていて
も良い。
このようにして、第１図の出力端子３からは第
２図Ｈに示したような、入力信号のリーデイング
エツジとトレイリングエツジに同期し、パルス幅
がロツク信号の半周期に等しい出力信号が得られ
る。また、出力信号のパルス幅が変化しても差し
仕えなければ、第３の双安定回路３０から第２図
Ｆあるいは第２図Ｇに示したような信号を取りだ
すこともできる。
２図Ｈに示したような、入力信号のリーデイング
エツジとトレイリングエツジに同期し、パルス幅
がロツク信号の半周期に等しい出力信号が得られ
る。また、出力信号のパルス幅が変化しても差し
仕えなければ、第３の双安定回路３０から第２図
Ｆあるいは第２図Ｇに示したような信号を取りだ
すこともできる。
ところで、第１図の回路から得られる出力信号
は入力信号の両エツジに同期しているが、一方の
エツジだけに同期した信号が必要な場合には、第
３図に示すように、第１図のインバータ１１と
NANDゲート１２，１３，１４，１８を削除す
れば良い。
は入力信号の両エツジに同期しているが、一方の
エツジだけに同期した信号が必要な場合には、第
３図に示すように、第１図のインバータ１１と
NANDゲート１２，１３，１４，１８を削除す
れば良い。
なお、第１図および第３図に示した本発明の実
施例ではいずれもNANDゲートを用いて回路を
構成しているが、これらのNANDゲートは他の
一致ゲートに置き換えることも可能である。例え
ば、第１図のNANDゲートをすべてNORゲート
に変更したとしても、第２図に示した信号波形の
極性が反転するだけで、回路としては正常に動作
する。
施例ではいずれもNANDゲートを用いて回路を
構成しているが、これらのNANDゲートは他の
一致ゲートに置き換えることも可能である。例え
ば、第１図のNANDゲートをすべてNORゲート
に変更したとしても、第２図に示した信号波形の
極性が反転するだけで、回路としては正常に動作
する。
発明の効果
以上に示したように、本発明の同期パルス発生
回路は、第１、第２の論理積ゲートのそれぞれの
第１の入力端子と出力端子が互いにクロスカツプ
リング接続され、前記第１の論理積ゲートの第２
の入力端子に入力信号が供給される第１の双安定
手段１０と、第１の入力端子に前記入力信号が供
給され、第２の入力端子にクロツク信号が供給さ
れ、第３の入力端子に前記第１の双安定手段の出
力が供給される第３の論理積ゲートと、第４、第
５の論理積ゲートのそれぞれの第１の入力端子と
出力端子が互いにクロスカツプリング接続され、
前記第４の論理積ゲートの第２の入力端子に前記
第３の論理積ゲートの出力が供給される第２の双
安定手段３０と、第１の入力端子に前記クロツク
信号が供給され、第２の入力端子に前記第１の双
安定手段の出力が供給され第３の入力端子に前記
第２の双安定手段の出力が供給され、その出力を
前記第５の論理積ゲートの第２の入力端子に供給
する第６の論理積ゲートと、第１の入力端子に前
記クロツク信号の反転信号が供給され、第２の入
力端子に前記第２の双安定手段の出力が供給さ
れ、その出力を前記第２の論理積ゲートの第２の
入力端子に供給する第７の論理積ゲートを具備
し、前記第２の双安定手段もしくは前記第７の論
理積ゲートから出力信号を取りだしたことを特徴
とするものであり、比較的簡単な回路構成で、入
力信号の所定のエツジに同期し、そのパルス幅が
任意に設定可能な出力信号を得ることができ、大
なる効果を奏する。
回路は、第１、第２の論理積ゲートのそれぞれの
第１の入力端子と出力端子が互いにクロスカツプ
リング接続され、前記第１の論理積ゲートの第２
の入力端子に入力信号が供給される第１の双安定
手段１０と、第１の入力端子に前記入力信号が供
給され、第２の入力端子にクロツク信号が供給さ
れ、第３の入力端子に前記第１の双安定手段の出
力が供給される第３の論理積ゲートと、第４、第
５の論理積ゲートのそれぞれの第１の入力端子と
出力端子が互いにクロスカツプリング接続され、
前記第４の論理積ゲートの第２の入力端子に前記
第３の論理積ゲートの出力が供給される第２の双
安定手段３０と、第１の入力端子に前記クロツク
信号が供給され、第２の入力端子に前記第１の双
安定手段の出力が供給され第３の入力端子に前記
第２の双安定手段の出力が供給され、その出力を
前記第５の論理積ゲートの第２の入力端子に供給
する第６の論理積ゲートと、第１の入力端子に前
記クロツク信号の反転信号が供給され、第２の入
力端子に前記第２の双安定手段の出力が供給さ
れ、その出力を前記第２の論理積ゲートの第２の
入力端子に供給する第７の論理積ゲートを具備
し、前記第２の双安定手段もしくは前記第７の論
理積ゲートから出力信号を取りだしたことを特徴
とするものであり、比較的簡単な回路構成で、入
力信号の所定のエツジに同期し、そのパルス幅が
任意に設定可能な出力信号を得ることができ、大
なる効果を奏する。
第１図は本発明の一実施例における同期パルス
発生回路の論理構成図、第２図は第１図の回路の
動作を説明するための信号波形図、第３図は本発
明の別の実施例における同期パルス発生回路の論
理構成図、第４図は従来例を示す論理構成図、第
５図は第４図の回路の動作を説明するための信号
波形図である。 １……入力端子、３……出力端子、６……クロ
ツク端子、７，８，９，１２，１３，１４，１
５，１６，１７，１８，１９……NANDゲート、
１０，２０，３０……双安定回路。
発生回路の論理構成図、第２図は第１図の回路の
動作を説明するための信号波形図、第３図は本発
明の別の実施例における同期パルス発生回路の論
理構成図、第４図は従来例を示す論理構成図、第
５図は第４図の回路の動作を説明するための信号
波形図である。 １……入力端子、３……出力端子、６……クロ
ツク端子、７，８，９，１２，１３，１４，１
５，１６，１７，１８，１９……NANDゲート、
１０，２０，３０……双安定回路。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２の論理積ゲートのそれぞれの第１
の入力端子と出力端子が互いにクロスカツプリン
グ接続され、前記第１の論理積ゲートの第２の入
力端子に入力信号が供給される第１の双安定手段
と、第１の入力端子に前記入力信号が供給され、
第２の入力端子にクロツク信号が供給され、第３
の入力端子に前記第１の双安定手段の出力が供給
される第３の論理積ゲートと、第４、第５の論理
積ゲートのそれぞれの第１の入力端子と出力端子
が互いにクロスカツプリング接続され、前記第４
の論理積ゲートの第２の入力端子に前記第３の論
理積ゲートの出力が供給される第２の双安定手段
と、第１の入力端子に前記クロツク信号が供給さ
れ、第２の入力端子に前記第１の双安定手段の出
力が供給され第３の入力端子に前記第２の双安定
手段の出力が供給され、その出力を前記第５の論
理積ゲートの第２の入力端子に供給する第６の論
理積ゲートと、第１の入力端子に前記クロツク信
号の反転信号が供給され、第２の入力端子に前記
第２の双安定手段の出力が供給され、その出力を
前記第２の論理積ゲートの第２の入力端子に供給
する第７の論理積ゲートを具備し、前記第２の双
安定手段もしくは前記第７の論理積ゲートから出
力信号を取りだしたことを特徴とする同期パルス
発生回路。 ２ 第３の論理積ゲートの第３の入力端子を第１
の論理積ゲートの出力端子に接続し、第６の論理
積ゲートの第２、第３の入力端子をそれぞれ第２
の論理積ゲートの出力端子、第４の論理積ゲート
の出力端子に接続し、第７の論理積ゲートの第２
の入力端子を前記第４の論理積ゲートの出力端子
に接続したことを特徴とする特許請求の範囲第１
項記載の同期パルス発生回路。 ３ 第１、第２の論理積ゲートのそれぞれの第１
の入力端子と出力端子が互いにクロスカツプリン
グ接続され、前記第１の論理積ゲートの第２の入
力端子に入力信号が供給される第１の双安定手段
と、第１の入力端子に前記入力信号が供給され、
第２の入力端子にクロツク信号が供給され、第３
の入力端子に前記第１の双安定手段の出力が供給
される第３の論理積ゲートと、第４、第５の論理
積ゲートのそれぞれの第１の入力端子と出力端子
が互いにクロスカツプリング接続され、前記第４
の論理積ゲートの第２の入力端子に前記入力信号
の反転信号が供給される第２の双安定手段と、第
１の入力端子に前記入力信号の反転信号が供給さ
れ、第２の入力端子に前記クロツク信号が供給さ
れ、第３の入力端子に前記第２の双安定手段の出
力が供給される第６の論理積ゲートと、第７、第
８の論理積ゲートのそれぞれの第１の入力端子と
出力端子が互いにクロスカツプリング接続され、
前記第７の論理積ゲートの第２、第３の入力端子
にそれぞれ前記第３、第６の論理積ゲートの出力
が供給される第３の双安定手段と、第１の入力端
子に前記クロツク信号が供給され、第２の入力端
子に前記第１の双安定手段の出力が供給され、第
３の入力端子に前記第３の双安定手段の出力が供
給され、その出力を前記第８の論理積ゲートの第
２の入力端子に供給する第９の論理積ゲートと、
第１の入力端子に前記クロツク信号が供給され、
第２の入力端子に前記第２の双安定手段の出力が
供給され、第３の入力端子に前記第３の双安定手
段の出力が供給され、その出力を前記第８の論理
積ゲートの第３の入力端子に供給する第10の論理
積ゲートと、第１の入力端子に前記クロツク信号
の反転信号が供給され、第２の入力端子に前記第
３の双安定手段の出力が供給され、その出力を前
記第２、第５の論理積ゲートの第２の入力端子に
供給する第11の論理積ゲートを具備し、前記第３
の双安定手段もしくは前記第11の論理積ゲートか
ら出力信号を取りだしたことを特徴とする同期パ
ルス発生回路。 ４ 第３の論理積ゲートの第３の入力端子を第１
の論理積ゲートの出力端子に接続し、第６の論理
積ゲートの第３の入力端子を第４の論理積ゲート
の出力端子に接続し、第９の論理積ゲートの第
２、第３の入力端子をそれぞれ第２の論理積ゲー
トの出力端子、第７の論理積ゲートの出力端子に
接続し、第10の論理積ゲートの第２、第３の入力
端子をそれぞれ第５の論理積ゲートの出力端子、
前記第７の論理積ゲートの出力端子に接続し、第
11の論理積ゲートの第２の入力端子を前記第７の
論理積ゲートの出力端子に接続したことを特徴と
する特許請求の範囲第３項記載の同期パルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263852A JPS61141220A (ja) | 1984-12-14 | 1984-12-14 | 同期パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263852A JPS61141220A (ja) | 1984-12-14 | 1984-12-14 | 同期パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61141220A JPS61141220A (ja) | 1986-06-28 |
| JPH0219650B2 true JPH0219650B2 (ja) | 1990-05-02 |
Family
ID=17395122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263852A Granted JPS61141220A (ja) | 1984-12-14 | 1984-12-14 | 同期パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61141220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122942U (ja) * | 1990-03-29 | 1991-12-13 |
-
1984
- 1984-12-14 JP JP59263852A patent/JPS61141220A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122942U (ja) * | 1990-03-29 | 1991-12-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61141220A (ja) | 1986-06-28 |
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