KR900001444Y1 - 동기 자동 주파수 제어회로 - Google Patents

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KR900001444Y1
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조현덕
박외수
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삼성전자주식회사
한형수
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
    • H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
    • H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form

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Abstract

내용 없음.

Description

동기 자동 주파수 제어회로
제1도는 본 고안의 회로도.
제2도는 본 고안의 주요 부분의 파형도.
제3도는 제2도의 파형의 합성 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
D1-D3 : D플립플롭 B1,B2 : 유니트 버퍼
X1 : 연산증폭기 A1,A2 : 앤드 게이트
ZD1 : 제너 다이오드 S : 동기 분리 회로
본 고안은 D플립플롭을 이용한 동기 자동 주파수 제어회로에 관한 것이다.
종래의 자동 주파수 제어회로(AFC)는 플라이 백(Flyback)펄스 신호를 적분회로에 통과시켜 삼각형으로 만든 후 삼각파형과 동기신호를 비교하여 전압을 출력하도록 구성하였으나, 본 고안에서는 플라이백 펄스신호를 사각파형으로 만든 후 동기신호와 지연된 동기신호를 비교하여 자동주파수 제어전압을 유지시키도록 자동주파수 제어회로를 구성하므로써 정확성을 개선한 회로를 제공하는 것을 그 목적으로 한다.
이하 첨부된 도면에 의하여 본 고안을 상세히 설명한다.
제1도는, D플립플롭(D1-D3)과 앤드게이트(A1,A2)와 제너다이오우드(ZD1) 및 저항(R1)으로 구성되는 지연 및 합성부(10)와, 저항(R2,R3) 및 콘덴서(C1,C2)로 구성되는 적분부(20)와, 버퍼(B1,B2)와, 연산증폭기(X1)와 저항(R4-R7)으로 구성되는 비교부(30)로 이루어졌다.
본 고안의 동기 자동주파수 제어회로는 동기분리회로(S)가 두 개의 D플립플롭(D1,D2)에 직렬 연결되고 플라이백 펄스는 저항(R1)과 제너다이오드(ZD1)를 통하여 D플립플롭(D3)에 인가되며, 앤드게이트(A1)는 두 개의 D플립플롭(D2,D3)의 출력을 입력단자로 하고, 앤드게이트(A2)는 동기분리회로(S)와 D플립플롭의 출력단자(D3)를 두 개의 입력으로 한다.
앤드게이트(A1,A2)의 출력단은 저항(R2,R3)과 콘덴서(C1,C2)로 이루어진 적분기를 거쳐 버퍼(B1,B2)에 연결되며, 버퍼(B1)의 출력단은 저항(R4)를 거쳐 연산증폭기(X1)의 반전단자(-) 인가되고 버퍼(B2)의 출력단은 저항(R6)을 거쳐 연산증폭기(X1)의 비반전단자(+)에 연결된다.
또한 연산증폭기의 비반전단자는 저항(R7)을 통하여 접지되며, 그 출력은 저항(R5)를 통하여 연산증폭기(X1)의 반전단자로 궤환되도록 연결되어 있다.
이러한 구성을 갖는 본 고안의 회로의 동작을 첨부한 제2도의 파형도에 의하여 설명한다.
제2a도는 동기분리회로(S)에서 출력되는 신호로서 펄스의 폭은 5μsec로서, 이 정형된 신호는 D플립플롭(D3)을 통하여 8μsec가 지연되어 제2c도의 파형이 된다.
제3도는 참조하여 본 고안의 동작을 상세히 설명한다.
앤드게이트(A1)는 제3b,c도와 같은 플립플롭(D2),(D3)의 출력을 입력으로 하여 제3e도와 같은 파형을 출력하며, 앤드게이트(A2)는 제3a,c도와 같은 동기분리신호(S)와 D플립플롭(D3)의 출력을 입력하여 제3d도와 같은 신호를 출력하므로 앤드게이트(A1)의 출력보다 앞에 나타난다.
여기서 제3a,b,c도는 제2도의 그것과 같다.
이때, 플라이백 펄스가 동기분리회로(S)에서 출력된 동기신호보다 앞서면, D플립플롭(D3)을 통하여 지연된 신호가 제3도(C1)와 같이 되므로, 앤드게이트(A2)의 출력신호는 제3도(d1)의 파형과 같게 된다.
그러므로, 앤드게이트(A2)의 출력신호 [제3도의 (e1)의 파형]의 펄스폭(w2)은 좁아진다.
이와는 반대로, 플라이백 펄스가 동기신호보다 뒤지면, D플립플롭(D3)을 통하여 지연된 신호가 제3도(c2)처럼 되어 앤드게이트(A2)의 출력신호는 제3도(d2)처럼 되고, 앤드게이트(A1)의 출력신호는 제3도(e2)처럼 된다.
따라서, 앤드게이트(A2)의 출력신호는 펄스폭(W1')은 좁아지나, 앤드게이트(A1)의 출력신호의 펄스폭(W2')은 넓어진다.
그러므로, 정위상일 경우는 두 신호의 폭은 같아진다.
이렇게 발생한 신호는 저항(R2,R3)과 콘덴서(C1,C2)로 이루어진 적분기를 통하여 각각 DC화 되고 유니트 버퍼(B1,B2)에 인가된다. 유니트버퍼(B1,B2)는 앞뒤의 회로를 분리하여 주며 여기서 발생하는 DC는 펄스폭의 크기에 따라 발생한다.
연산증폭기(X1)는 유니트버퍼(B1,B2)의 출력을 비교하여 그 차분을 자동주파수 제어회로의 출력으로 내보내며 출력을 (VB2-VB1)×R5/R4로 된다.
이때 저항(R4,R6)은 서로 같은 값이며 저항(R5,R7)도 같은 값을 갖는다.
결국 정위상일때 자동 주파수 제어회로의 출력은 0이 되고 위상이 빠르면 출력은 0보다 커지며 위상이 늦으면 출력은 0보다 작아진다.
즉, 정위상일 경우에는 앤드게이트(A1,A2)에서 출력되는 펄스폭이 동일하게 되므로, 연산증폭기(X1)의 반전 및 비반전단자에 인가되는 값이 같게 되므로 그 출력은 0이 된다. 위상이 빠르면 제3도(d1), (e1)에서 보는 바와 같이 앤드게이트(A2)의 출력 펄스폭이 앤드게이트(A1)의 출력펄스폭보다 크게 되므로 연산증폭기(X1)의 출력은 0보다 커지고, 이와 반대로 위상이 느리면 앤드게이트(A1)의 펄스폭이 더 커지므로 연산증폭기(X1)의 출력은 0보다 작은 값이 된다.
이상과 같이 본 고안에 의하면 플라이백 펄스를 제너 다이오드(ZD1)를 사용하여 사각파형으로 정형한 후 동기 분리신호(S)와 비교함으로써 디지털 방식의 정확성이 개선된 동기 자동 주파수 제어회로를 제공할 수 있다.

Claims (1)

  1. 동기분리(S)에서 출력되는 동기신호를 D플립플롭(D1,D2)으로 지연시키고, 플라이백 펄스를 제너다이오드(ZD1)를 통하여 정형한 후 D플립플롭(D3)을 거쳐 지연시키며, 상기 플립플롭(D1-D3)과 동기분리 회로(S)의 출력신호를 앤드게이트(A1,A2)로 합성하는 지연 및 합성부(10)와, 상기 지연 및 합성부(10)의 출력은 DC화하여 버퍼(B1),(B2)에 출력하는 적분부(20)와, 버퍼(B1),(B2)의 출력을 연산증폭기(X1)와 비교하여 그 차분을 자동 주파수제어회로로 출력하는 비교부(30)로 이루어진 것을 특징으로 하는 동기 자동 주파수 제어회로.
KR2019860022238U 1986-12-31 1986-12-31 동기 자동 주파수 제어회로 KR900001444Y1 (ko)

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