JPH03280710A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
- Publication number
- JPH03280710A JPH03280710A JP8242890A JP8242890A JPH03280710A JP H03280710 A JPH03280710 A JP H03280710A JP 8242890 A JP8242890 A JP 8242890A JP 8242890 A JP8242890 A JP 8242890A JP H03280710 A JPH03280710 A JP H03280710A
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- clock signal
- signal
- phase
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 102000014456 Trefoil Factor-3 Human genes 0.000 abstract description 4
- 108010078184 Trefoil Factor-3 Proteins 0.000 abstract description 4
- 238000009295 crossflow filtration Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はｎ相のクロック信号を発生する回路に関する。
従来の技術
従来のクロック信号発生回路の一例を第３肉に示し、第
３図の構成によるクロック信号のタイミングチャートを
第４図に示す。
３図の構成によるクロック信号のタイミングチャートを
第４図に示す。
第３図はｎ＝３すなわち１７６分周器の構成例を示す。
図において、１はリセット信号、２は原発振クロック信
号、３はリセット付きポジエツジ型ＴＦＦ、４は前記リ
セット付きポジエツジ型ＴＦＦ３の出力の信号、５と６
と７はリセット付きポジエツジ型ＤＦＦ、８はリングカ
ウンタを構成するＮＯＲゲート、９はクロック信号Ａ１
．１０はクロック信号Ａ２．１１はクロック信号Ａ３で
ある。
号、３はリセット付きポジエツジ型ＴＦＦ、４は前記リ
セット付きポジエツジ型ＴＦＦ３の出力の信号、５と６
と７はリセット付きポジエツジ型ＤＦＦ、８はリングカ
ウンタを構成するＮＯＲゲート、９はクロック信号Ａ１
．１０はクロック信号Ａ２．１１はクロック信号Ａ３で
ある。
以上を構成要素とし、各構成要素相互の関係と動作を図
面にしたがって以下に説明する。
面にしたがって以下に説明する。
原発振クロック信号２が、リセット付きポジエツジ型Ｔ
ＦＦ３のＴに入力され、以下３段のリセット付きポジエ
ツジ型ＤＦＦ５と６と７を用いて３相のクロック信号Ａ
Ｉ、Ａ２＋ Ａ３を発生する。
ＦＦ３のＴに入力され、以下３段のリセット付きポジエ
ツジ型ＤＦＦ５と６と７を用いて３相のクロック信号Ａ
Ｉ、Ａ２＋ Ａ３を発生する。
３相のクロック信号Ａ＋ ９ ＋ Ａ２１０ ＋ Ａ３
１１および原発振クロック信号２とリセット付きポジエ
ツジ嬰ＴＦＦ３の出力４．は、第４図のタイミングチャ
ーＩ・に示ず関係にある。
１１および原発振クロック信号２とリセット付きポジエ
ツジ嬰ＴＦＦ３の出力４．は、第４図のタイミングチャ
ーＩ・に示ず関係にある。
発明が解決しようとする課題
このような従来のりＩＬＩツク発生回路では、３相のク
ロック信号Ａ１．Ａ２．Ａ３の各クロック信号の間に無
信号区間を生成できないため、このクロック信号発生回
路を用いたＬＳＩ回路を構成する場合、３相のクロック
信号ＡＩ、Ａ２．Ａ３を、ファンアウトする過程におい
て各クロック信号ＡＩ、Ａ２．Ａ３の奮複を禁止するこ
とができない。
ロック信号Ａ１．Ａ２．Ａ３の各クロック信号の間に無
信号区間を生成できないため、このクロック信号発生回
路を用いたＬＳＩ回路を構成する場合、３相のクロック
信号ＡＩ、Ａ２．Ａ３を、ファンアウトする過程におい
て各クロック信号ＡＩ、Ａ２．Ａ３の奮複を禁止するこ
とができない。
本発明は、」−記問題を解決するもので、各相のクロッ
ク信号の間に無信号区間を論理的に生成し、貫複のない
クロック信号を得るクロック発生回路を提供することを
目的とする。
ク信号の間に無信号区間を論理的に生成し、貫複のない
クロック信号を得るクロック発生回路を提供することを
目的とする。
課題を解決するための手段
本発明は」−記目的を達成するために、本発明のクロッ
ク信号発生回路は、第１と第２の１／２ｎ分周のリング
カウンタを備え、前記リングカウンタが互いに原発振り
自ツク信号の相異なるエツジで駆動する構成とし、前記
第１と第２のリングカウンタの相対応する出力の論理積
出力を得ろ構成とする。
ク信号発生回路は、第１と第２の１／２ｎ分周のリング
カウンタを備え、前記リングカウンタが互いに原発振り
自ツク信号の相異なるエツジで駆動する構成とし、前記
第１と第２のリングカウンタの相対応する出力の論理積
出力を得ろ構成とする。
作用
本発明は上記した構成により、２つのリレグツ１−クン
タの出力の位相差が、いずれの信号も出力しない区間を
生成する。
タの出力の位相差が、いずれの信号も出力しない区間を
生成する。
実施例
第１図は本発明の〜実施例のり［：１ツク信号発生回路
の構成を示す回路図であり、この構成における各信号の
タイミングチャート・を第２図に示す。
の構成を示す回路図であり、この構成における各信号の
タイミングチャート・を第２図に示す。
第１図はｎ＝３とした１／６分周のリングカウンタを用
いた構成を示す。
いた構成を示す。
１はリセット信号、２は原発振クロック信号、３はリセ
ット付きポジエツジ型ＴＦＦ、４はリセット付きボジコ
ニツシ型ＴＦＦ３の出力、５と６と７はリセット付きポ
ジエツジ型ＤＦＦ、８はリングカウンタを構成するＮＯ
Ｒゲート、９はクロック信号Ａト〕０はクロック信号Ａ
２．１１はクロック信号Ａ３ １２はリセット・付きネ
ガエツジ型ＴＦＦ、１３はリセッ］・付きネガエツジ型
ＴＦＦ】２の出力、１４と１５およびＪ６はリセット（
＝ｊきポジエツジ型ＯＦＦ、１７はリングカウンタを構
成するＮＯＲゲート、１８はクロック信号ｒｈ、クロッ
ク信号Ｂ２．２０はクロック信号Ｂ３．２１はクロック
信号Ａ＋９とクロック信号Ｂ１１８を入力とするＡＮＤ
ゲート、２２はＡＮＤゲー１〜２１で生成されるり［１
ツク信号Ｃ＋ 、２３はクロック信号Ａ２１０とクロッ
ク信号Ｂ２１９を入力とするＡＮＤゲート、２４はＡＮ
ＤＮＯゲートで生成されるクロック信号Ｃ２，２５はり
ａツク信号Ａ３１］とクロック信号Ｂ５２０を入力とす
るＡＮＤゲート、２６はＡＮＤＮＯゲートで生成される
り「１ツク信号Ｃ３である。
ット付きポジエツジ型ＴＦＦ、４はリセット付きボジコ
ニツシ型ＴＦＦ３の出力、５と６と７はリセット付きポ
ジエツジ型ＤＦＦ、８はリングカウンタを構成するＮＯ
Ｒゲート、９はクロック信号Ａト〕０はクロック信号Ａ
２．１１はクロック信号Ａ３ １２はリセット・付きネ
ガエツジ型ＴＦＦ、１３はリセッ］・付きネガエツジ型
ＴＦＦ】２の出力、１４と１５およびＪ６はリセット（
＝ｊきポジエツジ型ＯＦＦ、１７はリングカウンタを構
成するＮＯＲゲート、１８はクロック信号ｒｈ、クロッ
ク信号Ｂ２．２０はクロック信号Ｂ３．２１はクロック
信号Ａ＋９とクロック信号Ｂ１１８を入力とするＡＮＤ
ゲート、２２はＡＮＤゲー１〜２１で生成されるり［１
ツク信号Ｃ＋ 、２３はクロック信号Ａ２１０とクロッ
ク信号Ｂ２１９を入力とするＡＮＤゲート、２４はＡＮ
ＤＮＯゲートで生成されるクロック信号Ｃ２，２５はり
ａツク信号Ａ３１］とクロック信号Ｂ５２０を入力とす
るＡＮＤゲート、２６はＡＮＤＮＯゲートで生成される
り「１ツク信号Ｃ３である。
以上の各構成要素の相互の関係と動作を図面にしたがっ
て以下に説明する。
て以下に説明する。
従来例で説明した動作と同様に、原発振クロック信号２
がリセット付きポジエツジ型ＴＦＦ３のＴ端子に入力さ
れ、リセット付きポジエツジ型ＴＦＦ３の出力４が以下
３段のリセット付きポジエツジ型ＤＦＦ５と６および７
を用いて３相のクロック信号Ａ＋９．Ａ＝１０．Ａ３１
１を発生する。
がリセット付きポジエツジ型ＴＦＦ３のＴ端子に入力さ
れ、リセット付きポジエツジ型ＴＦＦ３の出力４が以下
３段のリセット付きポジエツジ型ＤＦＦ５と６および７
を用いて３相のクロック信号Ａ＋９．Ａ＝１０．Ａ３１
１を発生する。
一方、原発振クロック信号２が、リセット付きネガエツ
ジ型ＴＦＦ１２のＴ端子に入力され、リセット付きネガ
エツジ型ＴＦＦ１２の出力１３が以下３段のリセット付
きポジエツジ型ＤＦＦ １４と１５および１６を用いて
、３相のクロック信号Ｂ１１．８．Ｂ２１９．Ｂ５２０
を発生する。
ジ型ＴＦＦ１２のＴ端子に入力され、リセット付きネガ
エツジ型ＴＦＦ１２の出力１３が以下３段のリセット付
きポジエツジ型ＤＦＦ １４と１５および１６を用いて
、３相のクロック信号Ｂ１１．８．Ｂ２１９．Ｂ５２０
を発生する。
このとき、同一の原発振クロック信号２がリセット付き
ポジエツジ型ＴＦＦ３とリセット付きネガエツジ型ＴＦ
Ｆ１２に入力されているが、上記２つのＴＦＦの有効エ
ツジの違いによりリセット付きポジ、１ツジ型ＴＦＦ３
の出力４とリセットイづきネガエツジ型ＴＦＦ１２の出
力１３に位相差が生じ、３相のクロック信号Ａ１９．Ａ
２１０．Ａ３１１と３相のクロック信号Ｂ＋１８．Ｂ２
１９．Ｂ５２０との間にも位相差が生じる結果となる。
ポジエツジ型ＴＦＦ３とリセット付きネガエツジ型ＴＦ
Ｆ１２に入力されているが、上記２つのＴＦＦの有効エ
ツジの違いによりリセット付きポジ、１ツジ型ＴＦＦ３
の出力４とリセットイづきネガエツジ型ＴＦＦ１２の出
力１３に位相差が生じ、３相のクロック信号Ａ１９．Ａ
２１０．Ａ３１１と３相のクロック信号Ｂ＋１８．Ｂ２
１９．Ｂ５２０との間にも位相差が生じる結果となる。
これら３相のクロック信号ＡＩ９．Ａ２１０゜Ａ３１１
と、３相のクロック信号Ｂ＋１８゜Ｂ２１９．Ｂ５２０
をそれぞれのＡＮＤＮＯゲートと２３および２５に入力
することにより、３相のクロツタ信号Ｃｌ２２．Ｃ２２
４，Ｃ３２６を得られる。
と、３相のクロック信号Ｂ＋１８゜Ｂ２１９．Ｂ５２０
をそれぞれのＡＮＤＮＯゲートと２３および２５に入力
することにより、３相のクロツタ信号Ｃｌ２２．Ｃ２２
４，Ｃ３２６を得られる。
これら３相のクロック信号Ｃｌ２２．Ｃ２２４゜Ｃ３２
６は３相のクロック信号ＡＩ９．Ａ２１０゜Ａ３１１と
３相のクロック信号Ｂ＋１８．Ｂ２１９゜Ｂ５２０との
間の位相差分だけの無信号区間を論理的に生成する。
６は３相のクロック信号ＡＩ９．Ａ２１０゜Ａ３１１と
３相のクロック信号Ｂ＋１８．Ｂ２１９゜Ｂ５２０との
間の位相差分だけの無信号区間を論理的に生成する。
このように本発明の実施例のクロック信号発生回路によ
れば、２つのリングカウンタを設け、それぞれを原発振
の相異なる有効エツジで駆動し、前記リングカウンタの
相対応する出力の論理積で出力の信号を生成する構成と
することにより、いずれの信号も出力しない区間をもつ
クロック信号を得ることができる。
れば、２つのリングカウンタを設け、それぞれを原発振
の相異なる有効エツジで駆動し、前記リングカウンタの
相対応する出力の論理積で出力の信号を生成する構成と
することにより、いずれの信号も出力しない区間をもつ
クロック信号を得ることができる。
なお、実施例はｎ＝３の場合について説明したが、ｎ≧
２（ただしｎは自然数）なる任意のｎに対応しても同じ
ようにクロック信号発生回路を構成できる。
２（ただしｎは自然数）なる任意のｎに対応しても同じ
ようにクロック信号発生回路を構成できる。
発明の効果
以上の実施例から明らかなように、本発明のクロック信
号発生回路は原発振クロック信号を１／２ｎ分周する２
組のリングカウンタを設け、それぞれが原発振クロック
の相異なるエツジで駆動し、前記リングカウンタのｎ個
の相対応する出力の論理積でｎ相のクロック信号を得る
構成により、いずれの信号も出力しない区間をもつｎ相
のクロック信号を生成できる。
号発生回路は原発振クロック信号を１／２ｎ分周する２
組のリングカウンタを設け、それぞれが原発振クロック
の相異なるエツジで駆動し、前記リングカウンタのｎ個
の相対応する出力の論理積でｎ相のクロック信号を得る
構成により、いずれの信号も出力しない区間をもつｎ相
のクロック信号を生成できる。
第１図は本発明の一実施例のクロック信号発生回路の回
路図、第２図はその構成によるクロック信号発生回路の
各信号のタイミングチャート、第３図は従来のクロック
信号発生回路の一例の回路図、第４図はその構成による
クロック信号発生回路の各信号のタイミングチャートで
ある。 ２・・・・・・原発振クロック信号、９，１０．１１・
・・・・・第１のリングカウンタの出力、１８．１９．
２０・・・・・・第２のリングカウンタの出力、２１，
２３゜２５・・・・・・論理積回路、２２．２４．２６
・・・・・・出力信号、２７．・・・・・・１／２ｎ分
周する第１のリングカウンタ、２８・・・・・・１／２
ｎ分周する第２のリングカウンタ、３０・・・・・・出
力回路、３１・・・・・・いずれの信号も出力しない区
間。
路図、第２図はその構成によるクロック信号発生回路の
各信号のタイミングチャート、第３図は従来のクロック
信号発生回路の一例の回路図、第４図はその構成による
クロック信号発生回路の各信号のタイミングチャートで
ある。 ２・・・・・・原発振クロック信号、９，１０．１１・
・・・・・第１のリングカウンタの出力、１８．１９．
２０・・・・・・第２のリングカウンタの出力、２１，
２３゜２５・・・・・・論理積回路、２２．２４．２６
・・・・・・出力信号、２７．・・・・・・１／２ｎ分
周する第１のリングカウンタ、２８・・・・・・１／２
ｎ分周する第２のリングカウンタ、３０・・・・・・出
力回路、３１・・・・・・いずれの信号も出力しない区
間。
Claims (1)
- 原発振クロック信号を入力して１／２ｎ分周する第１と
第２のリングカウンタ（ただし、ｎはｎ≧２なる自然数
とする）と、前記第１と第２のリングカウンタの相対す
るｎ個の出力の論理積でｎ個のクロック信号を出力する
出力回路とを備え、前記第１と第２のリングカウンタは
互いに前記原発振クロック信号の相異なるエッジで駆動
し、前記出力回路は前記第１と第２のリングカウンタの
相対する出力の位相差によってｎ個の出力信号のいずれ
も出力しない無信号区間を有するｎ相のクロック信号を
生成するものとするクロック信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242890A JPH03280710A (ja) | 1990-03-29 | 1990-03-29 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242890A JPH03280710A (ja) | 1990-03-29 | 1990-03-29 | クロック信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280710A true JPH03280710A (ja) | 1991-12-11 |
Family
ID=13774310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242890A Pending JPH03280710A (ja) | 1990-03-29 | 1990-03-29 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280710A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457765A (en) * | 1993-08-26 | 1995-10-10 | Fujikura Ltd. | Apparatus for adjusting alignment of optical fibers |
| KR100336753B1 (ko) * | 1999-08-06 | 2002-05-16 | 박종섭 | 상태 클럭 발생기 |
-
1990
- 1990-03-29 JP JP8242890A patent/JPH03280710A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457765A (en) * | 1993-08-26 | 1995-10-10 | Fujikura Ltd. | Apparatus for adjusting alignment of optical fibers |
| KR100336753B1 (ko) * | 1999-08-06 | 2002-05-16 | 박종섭 | 상태 클럭 발생기 |
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