JPS6034871B2 - 複数分割画面のボーダー発生回路 - Google Patents

複数分割画面のボーダー発生回路

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JPS6034871B2
JPS6034871B2 JP14194777A JP14194777A JPS6034871B2 JP S6034871 B2 JPS6034871 B2 JP S6034871B2 JP 14194777 A JP14194777 A JP 14194777A JP 14194777 A JP14194777 A JP 14194777A JP S6034871 B2 JPS6034871 B2 JP S6034871B2
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JP
Japan
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circuit
output
border
pattern
delay
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Expired
Application number
JP14194777A
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JPS5474324A (en
Inventor
英雄 秋山
孝 水口
俊一 山本
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Publication of JPS5474324A publication Critical patent/JPS5474324A/ja
Publication of JPS6034871B2 publication Critical patent/JPS6034871B2/ja
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Description

【発明の詳細な説明】 本発明は、複数映像入力をキーィングして画面を構成し
た場合に素材間にボーダ−を挿入する複数分割画面のボ
ーダ−発生回路に関する。
本発明は複数分割画面を作る場合に、複数分割画面信号
に、キーィングで複数の画面の境界にボーダ−を挿入す
るものであり、このキーィング動作に、複数割り画面と
ボーダー素材を入力とする差動的キーィング回路を用い
るため、ボ−ダー素材と複数割り画面が重なることはな
い。
またキーィング信号にそれぞれのパターン発生器出力の
論理和より幅の広い信号を作って用いるため、キーィン
グ回路出力にポーダー素材と、複数割り画面がどちらも
出ない部分を作すことのないボーダー発生回路である。
本発明に係わるボーダー発生回路は、1つの映像入力に
対し、ゲート回路と、パターン発生回路と、このパター
ン発生回路に直列につながる2段の遅延回路とを持ち、
1段目の遅延回路の出力をゲート回路のコントロール信
号とし、パターン発生器出力と2段目の遅延回路の出力
の論理積をボーダー出力とするアンド回路を1組として
、これを複数個持つとともに、それぞれのゲート回路を
並列に複数個並べこの複数のゲート回路の映像出力をミ
ックスする回路と、複数個のボーダー出力の論理和をと
るオア回路とを持つ。
このオア回路の出力は、前記のように各ゲート回路をコ
ントロールするパターンより速い位相と遅れた位相の論
理積をとっているため、単純にパターン出力の論理和を
とったものより、幅の広いボーダー用キー信号が得られ
る。そのためミックスされた映像出力と、ボーダー素材
がどちらも出ない部分を作ることはない。したがってこ
の出力をキーィング信号とし、前記のミックスされた映
像出力にボーダー素材をキーィングでそう入するする差
動入力のキーィング回路を具備させればミックス出力と
ポーダー素材が重なることなく、ボーダーを挿入するこ
とが可能である。
次に本発明の一実施例を示した図面を参照して本発明を
詳細に説明する。
第1図は本発明の一実施例の構成図であり、第2図はそ
の動作を説明するための波形図である。
第1図は2分割画面にボーダーを付加する回路であり、
同図を参照すると、映像入力1、ゲート回路2、ゲート
回路出力3、映像入力4、ゲート回路5、ゲート回路出
力6、ミックス回路7、ミックスされた出力8、バック
カラ−素材(ボーダ−素材)入力29、差動的にキーィ
ングして挿入するキーィング回路9、キーィング出力1
0、パターン発生回路11、パターン出力12、遅延回
路13、遅延パターン出力かつ2つのコントロール入力
14、遅延回路15、遅延パタ−ン出力16、パターン
発生回路17、パターン出力18、遅延回路19、遅延
パターン出力かつゲート回路5のコントロール入力20
、遅延回路21、遅延パターン出力22、アンド回路2
3,24、アンド回路23の出力25、アンド回路24
の出力26、オア回路27、オア回路27の出力かつキ
ーイング回路9のキー信号入力28と示されている。次
にまず映像系統について動作を説明すると、映像入力1
はゲート回路2で画面分割するためのパターン出力14
によりゲートされ、出力3となる。
同様に映像入力4はゲート回路5でパターン出力20に
よりゲートされ出力6となる。映像出力3,6はミック
ス回路7でミックスされ出力8となる。この波形図を第
2図SI1に示す。
この出力とボーダー素材29はキーィング回路9で、差
動的にボーダーを挿入される。この出力10の差動を第
2図GI2に示し、キーィング信号28の波形を第2図
S9で示す。このときキーィング回路9は差動的キーィ
ング動作で出力8がボーダー素材29のどちらかが出力
端子10‘こ出力されるかをキー信号入力28により決
めるため、出力8とボーダー素材29の重なりを生じる
ことはない。次にコントロール信号の発生系統について
説明する。パターン発生回路11はゲート回路2を制御
する信号を発生するためのもので、出力波形を第2図S
2に示す。同様にパターン発生回路17のパターン出力
18の波形を第2図S6に示す。また1段目の遅延出力
14及び20の出力波形を第2図S1,S5に示す。1
段目の遅延出力14および20をオア回路27の入力と
した場合の出力28の波形をSIOに示す。
更にこの出力28でキーィングした時世力28の位相が
第2図SI川こ対し少しでも遅れて第2図SI3によう
になると第2図SI4に示される部分は映像信号もボ−
ダー素材も出力されなくなる。また第2図SI川こ対し
て出力28の位相が少しでも位相が進んでも同様なこと
が起こる。これを防ぐためには出力28のキーィング信
号は第2図SIO‘こ示す波形より幅の広い第2図S9
のようなキーィング信号を作る必要がある。そこで1段
目の遅延出力パターン出力14により位相の進んだパタ
ーン出力12(この波形を第2図S2に示す。
)と出力14より遅れたパターン出力16(この波形を
第2図S3に示す)の論理積をァンド回路23でとる。
アンド回路23の出力25の波形を第2図S4に示す。
同様に2段目の遅延回路21の出力22(第2図S7)
と出力18のアンドをアンド回路24でとると、アンド
回路24の出力26が出る。この波形を第2図S8に示
す。出力25と出力26の論理和をオア回路27で作り
、(この世力28の波形をS9で示す)これにより第2
図SIOより幅の広いキー信号を作り、映像も、ボーダ
−も出力されない部分をなくしている。以上2つ割り画
面の実施例を説明したが、ゲート回路2とパターン発生
回路11、遅延回路13,15、アンド回路23からな
るパターン発生部を1組として、これを多数用いること
により同様に複数割り画面にボーダーを挿入することが
出来る。
本発明は以上説明したように、複数割り画面をパターン
発生器出力の和より幅の広いキーィンでボーダ−を挿入
することで、重なりやポーダー素材も映像信号もない部
分を作ることなくボーダーが挿入できる。
【図面の簡単な説明】
第1図は本発明の一実施例を示したブ。 ック図、第2図は第1図の主要部の波形を示す図。図に
おいて、1,4・・…・映像入力、2,5・・・・・・
ゲート回路、3,6…・・・ゲート出力、7・・・・・
・ミックス回路、8・・・・・・ミックス出力、9……
キーィング回路、10・・・・・・キーイング回路の出
力、11,17・・・・・・パターン発生回路、12・
・・・・・パターン発生回路11の出力、13,15,
19,21・・・・・・遅延回路、14・・・…遅延回
路13の出力、16・・・・・・遅延回路15の出力、
18・・・・・・パターン発生回路17の出力、20・
・・・・・遅延回路19の出力、22・・・・・・遅延
回路21の出力、23,24・・・・・・論理積回路、
25・…・・論理穣回路23の出力、26…・・・論理
回路24の出力、27・・・・・・論理和回路、28・
・・・・・論理和回路27の出力、29・・・・・・ボ
ーダー素材入力。器′図 第2図

Claims (1)

    【特許請求の範囲】
  1. 1 テレビジヨン画面を複数の画像の組み合わせで構成
    し前記画像の境界にボーダーを挿入する回路であつて、
    組み合わせを規定するパターン信号を発生するパター
    ン発生回路と、前記パターン発生回路の出力を遅延する
    第一の遅延回路と、前記第一の遅延回路の出力を遅延す
    る第二の遅延回路と、前記パターン発生回路の出力と前
    記第二の遅延回路の出力とのアンドを取るアンド回路と
    から構成されるボーダー成形回路を複数と、 前記複数
    の画像に対応した複数の入力映像信号を前記複数のボー
    ダー成形回路それぞれの中の第一の遅延回路の出力に応
    じてゲートする複数のゲート回路と、 前記複数のゲー
    ト回路の出力を混合する混合回路と、 前記複数のボー
    ダー成形回路それぞれの中のアンド回路の出力の論理和
    を取るオア回路と、 前記オア回路の出力で前記混合回
    路の出力にボーダーをキーイングするするキーイング回
    路と を具備することを特徴とする複数分割画面のボー
    ダー発生回路。
JP14194777A 1977-11-25 1977-11-25 複数分割画面のボーダー発生回路 Expired JPS6034871B2 (ja)

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Publication Number Publication Date
JPS5474324A JPS5474324A (en) 1979-06-14
JPS6034871B2 true JPS6034871B2 (ja) 1985-08-10

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ID=15303829

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57142077A (en) * 1981-02-27 1982-09-02 Toshiba Corp Boarder signal generator
US4392156A (en) * 1981-05-04 1983-07-05 Ampex Corporation Video key edge generator for increasing the size of an associated border, drop shadow and/or outline
JPS60138082U (ja) * 1984-02-25 1985-09-12 株式会社 小金井製作所 電磁弁

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JPS5474324A (en) 1979-06-14

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