JPH05268075A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPH05268075A JPH05268075A JP5868692A JP5868692A JPH05268075A JP H05268075 A JPH05268075 A JP H05268075A JP 5868692 A JP5868692 A JP 5868692A JP 5868692 A JP5868692 A JP 5868692A JP H05268075 A JPH05268075 A JP H05268075A
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- clock
- circuit
- latch
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】カウンタ回路において、クロック変化がデータ
変化よりも遅れるために生じるカウントずれを防止す
る。 【構成】ラッチ回路とインバータの数で周期が決定され
るカウンタ回路の第１段目のラッチ回路Ｌ１の前に最終
段のラッチ回路Ｌ６と同相のクロックで変化するダミー
のラッチ回路Ｌ０を付加し、かつそのクロックを作るイ
ンバータＩ０を付加した。 【効果】ラッチ回路Ｌ０とインバータＩ０を付加するこ
とにより、データが遅れることによって生じるカウンタ
のカウントずれを防止できる。
変化よりも遅れるために生じるカウントずれを防止す
る。 【構成】ラッチ回路とインバータの数で周期が決定され
るカウンタ回路の第１段目のラッチ回路Ｌ１の前に最終
段のラッチ回路Ｌ６と同相のクロックで変化するダミー
のラッチ回路Ｌ０を付加し、かつそのクロックを作るイ
ンバータＩ０を付加した。 【効果】ラッチ回路Ｌ０とインバータＩ０を付加するこ
とにより、データが遅れることによって生じるカウンタ
のカウントずれを防止できる。
Description
【０００１】
【産業上の利用分野】本発明はカウンタ回路に関する。
【０００２】
【従来の技術】従来のカウンタ回路は、図３（Ａ）の回
路図に示すように、ラッチ回路（Ｌｎ）の段数に対応し
てインバータ（Ｉｎ）を備えている。尚、ラッチ回路は
図５に示してある。
路図に示すように、ラッチ回路（Ｌｎ）の段数に対応し
てインバータ（Ｉｎ）を備えている。尚、ラッチ回路は
図５に示してある。
【０００３】次に動作について、図３（Ｂ）のタイミン
グチャートを参照して説明する。最初リセット状態であ
ったとすると、全ラッチ回路（Ｌ７〜Ｌ１２）のデータ
出力（Ｄ）は全て０である。次に、ラッチ回路Ｌ７はク
ロックの立ち下がりで変化するためそこで１となる。ラ
ッチ回路Ｌ８はクロックの立ち上がりで変化するためそ
の半クロック後に１となる。このように、クロックの半
周期ごとにラッチ回路Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２の
データ出力（Ｄ）が１となる。そしてラッチ回路Ｌ１２
のデータ出力（Ｄ）が１となった次の半周期後にラッチ
回路Ｌ７のデータ出力（Ｄ）が０となり、これらの動作
を繰り返し、ラッチ回路の段数によって周期が決定され
るカウンタ回路となる。
グチャートを参照して説明する。最初リセット状態であ
ったとすると、全ラッチ回路（Ｌ７〜Ｌ１２）のデータ
出力（Ｄ）は全て０である。次に、ラッチ回路Ｌ７はク
ロックの立ち下がりで変化するためそこで１となる。ラ
ッチ回路Ｌ８はクロックの立ち上がりで変化するためそ
の半クロック後に１となる。このように、クロックの半
周期ごとにラッチ回路Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２の
データ出力（Ｄ）が１となる。そしてラッチ回路Ｌ１２
のデータ出力（Ｄ）が１となった次の半周期後にラッチ
回路Ｌ７のデータ出力（Ｄ）が０となり、これらの動作
を繰り返し、ラッチ回路の段数によって周期が決定され
るカウンタ回路となる。
【０００４】
【発明が解決しようとする課題】この従来のカウンタ回
路ではラッチ回路の段数が多いほど周期がずれてしまう
可能性がある。その動作を図３（Ｂ）および同図のＡ−
Ｂ区間の詳細図である図４を参照して説明する。ラッチ
回路の段数が多いほどラッチ回路Ｌ１２のクロック
（Ｃ）に対してラッチ回路Ｌ７のクロック（Ｃ）が遅れ
る（図３（Ｂ））。
路ではラッチ回路の段数が多いほど周期がずれてしまう
可能性がある。その動作を図３（Ｂ）および同図のＡ−
Ｂ区間の詳細図である図４を参照して説明する。ラッチ
回路の段数が多いほどラッチ回路Ｌ１２のクロック
（Ｃ）に対してラッチ回路Ｌ７のクロック（Ｃ）が遅れ
る（図３（Ｂ））。
【０００５】ラッチ回路Ｌ７のデータ入力（Ｉ）はラッ
チ回路Ｌ１２のクロック（Ｃ）で変化するため、ラッチ
回路Ｌ７において、ラッチ回路Ｌ７のクロック（Ｃ）が
ラッチ回路Ｌ７のデータ入力変化より遅れてしまい、理
想的には図４の点線のように変化すべきはずのラッチ回
路Ｌ７の出力データＤが実線のように変化してしまい、
カウンタ回路のカウントずれを起してしまうという問題
があった。
チ回路Ｌ１２のクロック（Ｃ）で変化するため、ラッチ
回路Ｌ７において、ラッチ回路Ｌ７のクロック（Ｃ）が
ラッチ回路Ｌ７のデータ入力変化より遅れてしまい、理
想的には図４の点線のように変化すべきはずのラッチ回
路Ｌ７の出力データＤが実線のように変化してしまい、
カウンタ回路のカウントずれを起してしまうという問題
があった。
【０００６】
【課題を解決するための手段】本発明の特徴は、第１段
目のラッチ回路の前に最終段のラッチ回路と同相のクロ
ックで変化するダミーのラッチ回路を備え、かつ該ダミ
ーのラッチ回路のクロックを作るインバータを備えるこ
とにより出力データ遅れによるカウントずれを防止した
カウンタ回路にある。
目のラッチ回路の前に最終段のラッチ回路と同相のクロ
ックで変化するダミーのラッチ回路を備え、かつ該ダミ
ーのラッチ回路のクロックを作るインバータを備えるこ
とにより出力データ遅れによるカウントずれを防止した
カウンタ回路にある。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）は本発明の一実施例の回路図、図１
（Ｂ）はそのタイミングチャートである。図２は図１
（Ｂ）におけるＡ−Ｂ間を拡大して示したタイミングチ
ャートである。また、図１（Ａ）の回路図に示す各ラッ
チ回路（Ｌｎ）の回路図を図５に示してある。
る。図１（Ａ）は本発明の一実施例の回路図、図１
（Ｂ）はそのタイミングチャートである。図２は図１
（Ｂ）におけるＡ−Ｂ間を拡大して示したタイミングチ
ャートである。また、図１（Ａ）の回路図に示す各ラッ
チ回路（Ｌｎ）の回路図を図５に示してある。
【０００８】ラッチ回路（Ｌｎ）の段数に対応してイン
バータ（Ｉｎ）を備えている。最初リセット状態であっ
たとすると、ダミーのラッチ回路Ｌ０を含む全ラッチ回
路（Ｌ０〜Ｌ６）のデータ出力（Ｄ）は全て０である。
次に、ラッチ回路Ｌ０はクロックの立ち上がりで変化す
るためそこで１となる。ダミーのラッチ回路Ｌ０には周
期に関係のないインバータＩ０が結合している。ラッチ
回路Ｌ１はクロックの立ち下がりで変化するためそのク
ロックの半周期後に１となる。このように、クロックの
半周期ごとにラッチ回路Ｌ２，Ｌ３，Ｌ４，Ｌ５、Ｌ６
のデータ出力（Ｄ）が１となる。
バータ（Ｉｎ）を備えている。最初リセット状態であっ
たとすると、ダミーのラッチ回路Ｌ０を含む全ラッチ回
路（Ｌ０〜Ｌ６）のデータ出力（Ｄ）は全て０である。
次に、ラッチ回路Ｌ０はクロックの立ち上がりで変化す
るためそこで１となる。ダミーのラッチ回路Ｌ０には周
期に関係のないインバータＩ０が結合している。ラッチ
回路Ｌ１はクロックの立ち下がりで変化するためそのク
ロックの半周期後に１となる。このように、クロックの
半周期ごとにラッチ回路Ｌ２，Ｌ３，Ｌ４，Ｌ５、Ｌ６
のデータ出力（Ｄ）が１となる。
【０００９】これらの動作を繰り返し、ラッチ回路Ｌ６
のデータ出力（Ｄ）が１となると、ラッチ回路Ｌ０のク
ロックはラッチ回路Ｌ６のクロックと同相のため、クロ
ックが遅れたとしても次の周期内で変化し、次段のラッ
チ回路Ｌ１はデータ入力Ｉが決まってから、このラッチ
回路Ｌ１のクロックＣが変化するため、ラッチ回路Ｌ１
のデータ出力（Ｄ）はクロックの半周期後に変化する。
のデータ出力（Ｄ）が１となると、ラッチ回路Ｌ０のク
ロックはラッチ回路Ｌ６のクロックと同相のため、クロ
ックが遅れたとしても次の周期内で変化し、次段のラッ
チ回路Ｌ１はデータ入力Ｉが決まってから、このラッチ
回路Ｌ１のクロックＣが変化するため、ラッチ回路Ｌ１
のデータ出力（Ｄ）はクロックの半周期後に変化する。
【００１０】図１（Ｂ）のＡ−Ｂの区間の詳細図である
図２を参照して説明する。ラッチ回路Ｌ６のクロックＣ
よりラッチ回路Ｌ０のクロックＣは、その間のラッチ回
路の数が多いほど図２のように同相でありながらクロッ
クが遅れる。ラッチ回路Ｌ６のデータ出力（Ｄ）がラッ
チ回路Ｌ６のクロックＣで変化し、ラッチ回路Ｌ０のデ
ータ出力（Ｄ）はラッチ回路Ｌ０のクロックＣが遅れた
分だけ遅く変化するが、ラッチ回路Ｌ６のクロックＣと
ラッチ回路Ｌ０のクロックＣが同相なため、ラッチ回路
Ｌ０のデータ出力（Ｄ）はラッチ回路Ｌ０のクロックＣ
立ち上がりと同時に変化する。
図２を参照して説明する。ラッチ回路Ｌ６のクロックＣ
よりラッチ回路Ｌ０のクロックＣは、その間のラッチ回
路の数が多いほど図２のように同相でありながらクロッ
クが遅れる。ラッチ回路Ｌ６のデータ出力（Ｄ）がラッ
チ回路Ｌ６のクロックＣで変化し、ラッチ回路Ｌ０のデ
ータ出力（Ｄ）はラッチ回路Ｌ０のクロックＣが遅れた
分だけ遅く変化するが、ラッチ回路Ｌ６のクロックＣと
ラッチ回路Ｌ０のクロックＣが同相なため、ラッチ回路
Ｌ０のデータ出力（Ｄ）はラッチ回路Ｌ０のクロックＣ
立ち上がりと同時に変化する。
【００１１】そのため、ラッチ回路Ｌ１に関して、ラッ
チ回路Ｌ１のクロックＣより入力データＩが後に決まる
ため、ラッチ回路Ｌ１のデータ出力（Ｄ）は正しく変化
し、カウントずれを生じない。
チ回路Ｌ１のクロックＣより入力データＩが後に決まる
ため、ラッチ回路Ｌ１のデータ出力（Ｄ）は正しく変化
し、カウントずれを生じない。
【００１２】
【発明の効果】以上説明したように本発明のカウンタ回
路は、ダミーのラッチ回路を付加することにより、カウ
ンタのカウントずれを防止するという効果を有する。
路は、ダミーのラッチ回路を付加することにより、カウ
ンタのカウントずれを防止するという効果を有する。
【図１】本発明の一実施例のカウンタ回路を示す図であ
り、（Ａ）は回路図、（Ｂ）はタイミング図である。
り、（Ａ）は回路図、（Ｂ）はタイミング図である。
【図２】図１（Ｂ）のＡ−Ｂ間を詳細に示したタイミン
グ図である。
グ図である。
【図３】従来技術のカウンタ回路を示す図であり、
（Ａ）は回路図、（Ｂ）はタイミング図である。
（Ａ）は回路図、（Ｂ）はタイミング図である。
【図４】図３（Ｂ）のＡ−Ｂ間を詳細に示したタイミン
グ図である。
グ図である。
【図５】ラッチ回路を示す回路図である。
【符号の説明】 Ｌ０ 周期に関係のないラッチ回路 Ｌ１〜Ｌ１２ ラッチ回路 Ｉ０ 周期に関係のないインバータ Ｉ１〜Ｉ１６ インバータ
Claims (1)
- 【請求項１】 第１段目のラッチ回路の前に最終段のラ
ッチ回路と同相のクロックで変化するダミーのラッチ回
路を備え、かつ該ダミーのラッチ回路のクロックを作る
インバータを備えることにより出力データ遅れによるカ
ウントずれを防止したことを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5868692A JPH05268075A (ja) | 1992-03-17 | 1992-03-17 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5868692A JPH05268075A (ja) | 1992-03-17 | 1992-03-17 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268075A true JPH05268075A (ja) | 1993-10-15 |
Family
ID=13091441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5868692A Withdrawn JPH05268075A (ja) | 1992-03-17 | 1992-03-17 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268075A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483033B1 (ko) * | 1997-12-29 | 2005-08-17 | 주식회사 하이닉스반도체 | 멀티비트업-다운카운터 |
-
1992
- 1992-03-17 JP JP5868692A patent/JPH05268075A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483033B1 (ko) * | 1997-12-29 | 2005-08-17 | 주식회사 하이닉스반도체 | 멀티비트업-다운카운터 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |