JPS6313437A - 多重化回路 - Google Patents

多重化回路

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Publication number
JPS6313437A
JPS6313437A JP15726186A JP15726186A JPS6313437A JP S6313437 A JPS6313437 A JP S6313437A JP 15726186 A JP15726186 A JP 15726186A JP 15726186 A JP15726186 A JP 15726186A JP S6313437 A JPS6313437 A JP S6313437A
Authority
JP
Japan
Prior art keywords
data
circuit
clock
fifo
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15726186A
Other languages
English (en)
Inventor
Shu Yoshida
周 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP15726186A priority Critical patent/JPS6313437A/ja
Publication of JPS6313437A publication Critical patent/JPS6313437A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルデータ伝送方式に関し、特にシリアル
データの時分割多重化回路に関する。
〔従来の技術〕
従来、この種の多重化回路は、多重する前のデータの位
相が揃っている、あるいは位相関係が事前に決まってい
ることを前提とし、決められたタイミングで多重入力デ
ータをたたいて多重するようになっていた。
(発明が解決しようとする問題点〕 上述した従来の多重化回路は、多重入力データの位相関
係があらかじめ決められていることを条件としており、
位相関係がばらばらなデータを多重しようとすると人力
データの変化点でデータをサンプルして出力が不安定に
なるといったことが起きる可能性があるため、そのよう
なデータの多重は事実上不可能であるという欠点がある
〔問題点を解決するための手段〕
本発明の多重化回路は、各シリアル入力データを入力し
、同期クロックを作成する複数個のクロック再生回路と
、各シリアル入力データが、対応するクロック再生回路
で作成された同期クロックによりロードされる複数個の
FIFOと、ゲート回路と、各FIFOの出力データが
ゲート回路で多重化されて出力されるように、各FIF
Oからデータを出力し、かつゲート回路を制御する制御
クロックを作成する制御クロック作成回路を有する。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の多重化回路の一実施例のブロック図、
第2図はそのタイムチャートである。
本実施例は、3つのシリアルデータを多重化する場合を
示している。
クロック再生回路1,2.3はそれぞれシリアル入力デ
ータA、B、Cに同期したクロックCKA。
CKa+、 CKc、を作成する。制御回路7は同期ク
ロックGKAIを人力し、制御クロックにKA2. に
KB2. (:KC2を作成する。FIFO4,5,6
はそれぞれ入力データA、B、Cを同期クロックCXA
+、 [:KBl、 GKCIの立上りでデータ入力端
子DIより人力し、制御クロック1JA2. CKB2
. (:KC2の立上りでデータ出力端子DOより出力
する。ゲート回路8は制御クロックCKA2. (:K
a2. (:KC2が各々ハイレベルのとき、FIFO
4,5,6の出力データを出力する。
全く異なる位相関係で入力された入力データA、B、C
各々の同期クロックCKA、、GK、、、 (:KC。
によりFIFO4,5,6にロードされ、制御クロック
作成回路7よりの制御クロックCKA2. CKB□。
CKc、によりダンプされ、ゲート回路8を経て多重化
出力となる。
〔発明の効果〕
以上説明したように本発明は、クロック再生回路とFI
FOを多重人力データの各々に使用し、さらに制御クロ
ック作成回路とゲート回路を使用することにより、位相
関係のばらばらな複数のデータを多重化できる効果があ
る。
【図面の簡単な説明】
第1図は本発明の多重化回路の一実施例の構成図、第2
図はそのタイムチャートである。 1.2.3−・・クロック再生回路、 4.5.6・−FIFOl 7・・・制御クロック作成回路、 8・・・ゲート回路、 CKA+、 CKa+、 CKc+””同期クロック、
(:KA2. CKts2. CKc2−制御クロック

Claims (1)

  1. 【特許請求の範囲】 各シリアル入力データを入力し、同期クロックを作成す
    る複数個のクロック再生回路と、 各シリアル入力データが、対応するクロック再生回路で
    作成された同期クロックによりロードされる複数個のF
    IFOと、 ゲート回路と、 各FIFOの出力データがゲート回路で多重化されて出
    力されるように、各FIFOからデータを出力し、かつ
    ゲート回路を制御する制御クロックを作成する制御クロ
    ック作成回路を有する多重化回路。
JP15726186A 1986-07-03 1986-07-03 多重化回路 Pending JPS6313437A (ja)

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JP15726186A JPS6313437A (ja) 1986-07-03 1986-07-03 多重化回路

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JPS6313437A true JPS6313437A (ja) 1988-01-20

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JP15726186A Pending JPS6313437A (ja) 1986-07-03 1986-07-03 多重化回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01303822A (ja) * 1988-06-01 1989-12-07 Nec Corp 非同期回線同期化回路
JPH024069A (ja) * 1988-06-20 1990-01-09 Fujitsu Ltd パケット交換自己ルーチングモジュール

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Publication number Priority date Publication date Assignee Title
JPH01303822A (ja) * 1988-06-01 1989-12-07 Nec Corp 非同期回線同期化回路
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