JPH024069A - パケット交換自己ルーチングモジュール - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 非同期に転送される固定長パケット情報をパケットヘッ
ダ駆動によって交換する自己ルーチング交換機の基本単
位スイッチであるパケット交換自己ルーチングモジュー
ルに関し、 キューバッファへのパケットデータのライト／リードの
ための時分割アクセスを可能とすることにより、キュー
バソファの数を削減し、同時に競合調停回路を不要とす
るパケット交換自己ルーチングモジュールを提供するこ
とを目的とし、パケット交換に用いられる自己ルーチン
グモジュールにおいて、複数の入路から入力される固定
長パケットを同期化する位相調整手段と、該位相調整手
段により同期化された、前記複数入路毎に各１個のパケ
ットを並列信号に変換して、該並列信号を時分割多重す
る直並列変換手段と、該時分割多重されたパケット群を
各パケットの出路対応領域に記憶する記憶手段と、該記
憶手段に記憶されたパケット群の各々に対応する並列信
号を時分割多重形式でリードし、該パケット群を並直列
変換して出路に出力する並直列変換手段と、前記直並列
変換手段から前記記憶手段へのパケットのライト、およ
び該記憶手段から前記並直列変換手段へのパケットのリ
ードを制御する制御手段を備えるように構成する。

広域ネットワークにおいて通信回線の有効利用を目的と
したパケット交換は現在広範な分野で使用されている。

パケット交換網では例えば発信端末からのパケットが、
−度パケットバソファという一時記憶メモリに蓄積され
た後に、着信端末に分配するという方法もとられるが、
このメモリ交換は時間を要し、高速交換には不適である
。

自己ルーチング方式は高速パケット交換に適したもので
ある。この方式では、各呼の識別番号（ＶＣＮ）とその
出線の対応表が作られ、ある識別番号の時がくるとその
対応表によって指定される出線へその呼が送り出される
。

〔産業上の利用分野〕

本発明はパケットタイプの情報を転送する通信網におけ
るパケット交換方式に係り、さらに詳しくは非同期に転
送される固定長パケット情報をパケットヘッダ駆動によ
って交換する自己ルーチング交換機の基本単位スイッチ
であるパケット交換自己ルーチングモジュールに関する
。

〔従来の技術〕

上述のようなパケット交換システムにおける自己ルーチ
ングパケソト交換機の従来例を第９図に示す。同図にお
いて、交換機の主体は自己ルーチングモジュール（ＳＲ
Ｍ）と呼ばれる基本単位スイッチ１が複数段接続された
マルチステージ自己ルーチングネットワーク（ＭＳＲＮ
）２である。

同図ではスイッチ段数２の場合を示したが、段数が増加
しても基本動作原理は同じである。

実際の物理的な回線を示す入力ハイウェイ３上を、例え
ば同一加入者から異なる相手先に送出すべきパケットデ
ータ群が第９図に示すように、仮想チャネル番号（ＶＣ
Ｎ）が各パケットにヘッダとして付与された形式で、仮
想チャネル番号変換器ＶＣＣ（ＶＣＮコンバータ）４に
入力する。■ＣＮコンバータ（ＶＣＣ）４はコールプロ
セッシング５の制御により、パケットデータの仮想チャ
ネル番号をＶＣＮ’につけかえ、ＭＳＲＮＺ内でのデー
タバス情報としてのＴＡＧ情報とともにパケットをＭＳ
ＲＮ２に入力させる。ここで仮想チャネル番号（論理リ
ンク番号ともいう）ＶＣＮのっけかえを行なうのは、ハ
イウェイ上でのパケットヘッダのビット数を減らすため
である。

初段の自己ルーチングモジュール（ＳＲＭ）１に入力さ
れたパケットデータはＴＡＧ情報の示すルートにより、
競合調停回路６を介してキューバッファメモリ７に記憶
された後、再び競合調停回路６を介して次段のＳＲＭＩ
に送られる。次段のＳＲＭＩ内で、パケットデータは同
様にＴＡＧ情報に従ったバスを経由して相手端末の接続
されている出力ハイウェイ８に出力される。ＴＡＧ情報
はＭＳＲＮ２内でのルーチングに使用されるもので、出
力ハイウェイ８には出力されない。

コールプロセッシング５は、前述のように各呼の識別番
号であるＶＣＮに対する出線の対応表を保持しており、
ＶＣＮ′を作ると同時に、ＭＳＲＮ２内でのデータバス
を決めるＴＡＧ情報を生成し、ＶＣＣ４を制御する。ま
たシグナルプロセッシング９は入力ハイウェイ３上のパ
ケットデータの仮想チャネル番号ＶＣＮに対するルート
情報を発端末からアウトスロットシグナリング１０によ
って受けとり、これをコールプロセッシング５に出力す
る。

〔発明が解決しようとする課題〕

第９図のような自己ルーチング交換機によって非同期に
転送される固定長パケットの交換を行なう場合には、パ
ケット衝突時の待合せ用キューバソファ（待行列ＦＩＦ
Ｏ）が多数必要となる。すなわち第９図で基本単位スイ
ッチ、すなわち自己ルーチングモジュール（ＳＲＭ）１
内のクロスポイント（交差点）毎にキューバッファ７が
設けられている。パケットの紛失を防ぐために最適なキ
ューバッファの設置数はスイッチの入路数（ｎ）×出路
数（ｍ）となる。また非同期に転送されるパケットデー
タを収容するために各キューバッファ７は相互に独立し
て動作する必要がある。従ってスイッチ端子数が増大す
るにつれて、キューバソファの必要数が急激に増大し、
ハードウェアの肥大化を招くという問題点がある。

また、第９図の方式では例えばパケットデータをキュー
バソファ７から取り出し、出路に送出する際に複数のキ
ューバソファ間の競合調停回路６が必要である。処理が
高速化し、規模が大きくなるにつれて、この競合調停回
路６は複雑になり、制御が困難になるという問題点もあ
った。

本発明は、上述の問題点に鑑み、キューバッファへのパ
ケットデータのライト／リードのための時分割アクセス
を可能とすることにより、キューバッファの数を削減し
、同時に競合調停回路を不要とするパケット交換自己ル
ーチングモジュールを提供することである。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。同図において
、位相調整手段１１は複数の入路から入力される同定長
パケットを、あらかじめ定められている内部位相に同期
化させる。直並列変換手段１２は位相調整手段１１によ
り同期化された各入路に１個ずつのパケットを直並列変
換し、時分割多重化する。記憶手段１３は例えはキュー
バッファ７であり、時分割多重化されたパケット群を各
パケットの出路により分類し、出路対応の領域に記憶す
る。並直列変換手段１４は記憶手段１３に記憶されてい
るデータを時分割多重化された形式でリードし、そのデ
ータを並直列変換して出路に出力する。制御手段１５は
記憶手段１３へのデータのライトおよびリードを制御す
る。

〔作　　　用〕

第１図で、自己ルーチングモジュール（ＳＲＭ）■への
複数の各入路から入力される固定長パケットは位相調整
手段１１によってＳＲＭＩの内部位相に同期化される。

同期化されたパケット、各入路に１個ずつが直並列変換
手段１２により、例えは固定パケット長に等しい時間内
で時分割多重される。時分割多重されたパケット情報は
記憶手段１３の内部で前述のデータバス情報、すなわち
ＴＡＧ１ｆｔ！［こよりＳＲＭＩからの出路対応の領域
に格納される。この場合のデータライトは制御手段１５
によって制御される。記憶手段１３に格納されたデータ
は制御手段１５の制御により時分割多重化された形式で
リードされ、並直列変換手段１４によってＴＡＧ情報に
より指示される出方路へ出力される。ここで直並列変換
手段１２によるデータの時分割多重化、記憶手段１３へ
のデータライトおよびリード、並直列変換手段１４によ
る変換はすべて固定のパケット長を時間単位として、そ
の時間内に終了するので、次々と入力するパケットの交
換処理に問題を生ずることはない。

以上のように、本発明ではパケット情報を一時記憶する
キューバッファに時分割多重アクセスすることが可能と
なる。

〔実　　施　　例〕

本発明の自己ルーチングモジュールＳＲＭを含む通話路
スイッチの全体構成を第２図に示す。同図はスイッチ段
数３の場合を示し、段数が増加しても基本動作原理に変
化はない。なお、゛図中の１６〜２１は、基本単位スイ
ッチすなわちＳＲＭであり、同一構成である。２２．２
３は複数のパケット入力線２４．２５　（入力ハイウェ
イ３）から非同期に入力するパケットの同期化と仮想チ
ャネル番号（ＶＣＮ）のつけかえなどを行なう回線イン
タフェース部（Ｌ　Ｉ　Ｆ）であり、これらにはパケッ
トの先頭位置を示す先頭位置指示信号線２６．２７も入
力する。ただし、パケット自体からその先頭位置が検出
できる場合はこの信号線２６．２７は存在しない。回線
インタフェース部（Ｌ　Ｔ　Ｆ）２２．２３と自己ル−
チングモジュール、および自己ルーチングモジュール相
互間はパケット中継線２８〜３３、およびルーチング（
ＴＡＧ）情報中ｍ線３４〜３９により接続されている。

また最終段のＳＲＭ２０．２１のパケット出力線４０．
４１から交換されたパケット情報が出力される。

第３図は回線インタフェース部（Ｌ　Ｉ　Ｆ）の概略ブ
ロック図である。同図は第２図のＬＩＦ２２を示すもの
で、位相同期部４２、ヘッダ変換部４３、および両者を
接続するインタフェース線４４によって構成される。

第３図において、任意の時間位相でシリアルに転送され
るパケットが、各入力線２４に流入する。

各パケットは位相同期部４２において、あらかじめ決定
されている内部位相に合致したタイムスロット（時間位
置）に乗せられる。このタイムスロット長は、１パケツ
トを収容するだけの長さとする。同期化されたパケット
は、インタフェース線４４を通って、ヘッダ変換部４３
に入力される。

ヘッダ変換部４３はパケットヘッダ内の仮想チャネル番
号（ＶＣＮ）を新しいＶＣＮ’に変換し、このパケット
情報をパケット中継線２８から送出する。また同時に前
述のＶＣＮをＳＲＭでのルーチング情報（ＴＡＧ）に翻
訳し、これをパケット情報と同期してルーチング情報中
ｍ線３４に送出する。このときパケット中継線２８間、
およびルーチング情報中継ｖＡ３４間のタイムスロット
位相は同一である。

以上の動作タイミングを第４図のタイムチャートのうち
（ａ）〜（Ｃ１に示す。第４図（ａ）のように各パケッ
ト入力線２４からのバケツ）ＬＩＯ３Ｌ２０、ＬＮＯ（
ＶＣＮ）は非同期に入力される。これらが位相同期部４
２により同期化され、同図（ｂ）のようにインタフェー
ス線４４で同一タイムスロット上にのせられる。これら
のパケットはヘッダ変換部４３により、ＶＣＮがＬｌｌ
、Ｌ２１、・・・ＬＮＩに変換され、パケット中継線２
８から同図（Ｃ１のように出力される。同時に各パケッ
トに対するルーチング（ＴＡＧ）情報　Ｒ１、Ｒ２、・
・・・、ＲＮもルーチング情報中継線３４から出力され
る。

第５図は自己ルーチングモジュール（ＳＲＭ）の概略ブ
ロック図である。同図で、パケット中継線２８およびル
ーチング情報中継線３４上の情報は、伝送距離の差など
による位相差を打ち消すために、回線インタフェース部
２２におけると同様に、位相調整回路４５０．４６０に
よって同期化された後に、それぞれが直並列変換回路４
５．４６によって直並列変換され、時分割多重される。

ここでパケットは第４図＋ｄ＋のように、固定パケット
長に一敗するタイムスロットの前半部に時分割多重され
、並列パケット情報人力線４７に出力される。

一方、並列化されたルーチング情報のうち、この段のＳ
ＲＭで使用される部分４８のみが分離されて、バッファ
制御回路４９に入力される。すなわちルーチング情報に
は、第６図に示すように、対応するパケットデータの有
効／無効を示すフラグと、各段ＳＲＭにおける出方路番
号が段数分収容されており、ここでバッファ制御回路４
９に入力されるのは１段目ＳＲＭの出方路番号である。

ルーチング情報の残りの部分５０は次段以降での使用の
ためにルーチング情報バッファメモリ５１に蓄積される
。

パケット情報は、並列パケット情報入力線４７を経由し
てパケットバッファメモリ５２に蓄積される。２つのバ
ッファメモリ５１と５２は、その内部領域がＳＲＭの出
方路対応に分割されて使用される。バッファ制御回路゛
４９は、各出方路対応のバッファメモリ５１．５２内の
各領域に対する読み／書きアドレスポインタの制御と、
読出し信号、書込み信号の制御を行う。バッファ制御回
路４９は、ルーチング情報内の有効フラグを受信したと
き、その出方路番号に対応する領域の書き込みアドレス
ポインタを歩進させる。このアドレスポインタに従って
、パケット情報とルーチング情報はバッファメモリ５１
．５２に書き込まれる。

一方、読み出しは、シーケンシャルにバソファメモリ５
１．５２内の出方路対応の領域から順番に読み出される
。このとき、その領域に対する読み出しポインタが歩進
される。またバッファメモリ５１．５２のオーバーフロ
ー、アンダーフローを防ぐために、読み出しポインタと
書き込みポインタの値が常に比較され、お互いに相手の
値を越えないように制御される。Ｎ個の同一位相のタイ
ムスロット上のパケット情報は、そのタイムスロットと
同じ時間内にすべて書き込みおよび読み出し処理される
。

バッファメモリ５１．５２から読み出されたパケット情
報とルーアンダ情報は並直列変換回路５６．５７により
直列化され、次段ＳＲＭ対応の中′ｍ線３０．３６に送
出される。方路選択は、直並列変換回路５６．５７への
入力時間順序で一意的に決定される。次段以降のＳＲＭ
も同様の動作を行う。第４図のタイムチャートで、同図
ｆｅ）はバッファメモリ５２からパケットが読み出され
た状態を、また同図（ｆｌはパケット中継線３０上のパ
ケットを示す。

第７図は回線インタフェース部（ＬＩＦ）２２の実施例
ブロック図である。

同図において、パケット入力線２４に入力される各パケ
ットは位相同期部４２内の位相調整回路５８において、
内部の共通位相に同期化され、同一時刻位置のタイムス
ロットに収容される。このとき、入力位相は、パケット
先頭位置を示す信号線２６、またはパケット自体からそ
の先頭位置を検出する位相検出回路５９から与えられる
。また同期化のための内部共通位相としては、タイミン
グ発生回路６１から内部処理に最適な位相が与えられる
。

スロット化されたパケット情報は、直並列変換回路６３
により直並列変換され、仮想チャネル番号取替回路６５
とルーアンダ情報発生回路６６に時分割多重アクセスの
形式で入力される。仮想チャネル番号取替回路６５はパ
ケットヘッダ内の仮想チャネル（ＶＣＮ）を次ＭＳＲＮ
で使用する新番号（ＶＣＮ’）に変換する機能と、ＶＣ
ＮからＶＣＮ’を検索するためのテーブルを持つ。同様
にルーチグ情報発生回路６６はＶＣＮからスイッチ内部
のルーアンダ情報に変換する機能とその検索用テーブル
を持つ。これら２つの検索用テーブルは、制御回路６７
を介して、上位ＣＰＵに接続され、ソフトウェア制御に
より内容が検索、更新される。

仮想チャネル番号取替回路６５およびルーアンダ情報発
生回路６６から出力されたパケット情報およびルーアン
ダ情報は、時分割多重されており、並直列変換回路７０
．７１により直列に変換され、各ＳＲＭ対応のＮ本の中
継線２８．３４に振り分は送出される。このとき、中１
ｌｌＪ線の方路は、並直列変換回路７０．７１への人力
時間位相により一意的に決定される。たま、中′ＩｆＦ
Ｉ線上のパケット情報とルーアンダ情報の各タイムスロ
ットは同位相である。

第８図は自己ルーアンダモジュール（ＳＲＭ）の実施例
ブロック図である。第２図で初段のＳＲＭ、例えば１６
には、回線インタフェース部２２からのパケット中ｍ線
２Ｂおよびルーアンダ情報中継線３４によりパケット、
ルーアンダ情報が入力する。

各情報は、伝送距離等のために位相差が生じる場合に備
えて、位相調整回路４５０．４６０において、ＳＲＭ内
部位相に同期化される。同期化された各情報は、直並列
変換回路４５．４６により並列化され、時分割多重され
た形でバッファメモＩＪ５１．５２に送られる。バッフ
ァメモリ５１．５２は、出方路対応にその領域が分割使
用される。

各領域の管理は、個別キューバソファ制御回路７２が行
う。

バッファメモリの書込み要求信号７３は、並列ルーアン
ダ情報入力４８中の自段ＳＲＭ用出方路番号と有効情報
フラグより生成されるデコーダ７３０からの要求信号と
個別キューバ、７フア制御回路７２内の後述する書込み
禁止信号７４がない条件とが、書込み要求検出回路７５
内でともに検出されとき発生する。書込み要求信号７３
は全部でＮ個のキューバッファ制御回路７２から出力さ
れてオア回路７６に入力し、その出力が書込み許可信号
７７となる。同時に、書込み要求信号７３は、書込みア
ドレスカウンタ７８のカウントアツプの契機となる。カ
ウンタ７８の出カフ９は、バッファメモリ５１．５２へ
の情報の書込みアドレス８０となる。このとき、全部で
Ｎ個の書込みアドレスカウンタ７８からの出力のうちで
、セレクタ８１によりＳＲＭの出方路番号のものが選ば
れる。

書込み許可信号７７とそのアドレス８０がそろったとこ
ろで、各情報４７．５０がバッファメモＩＪ５２．５１
に書き込まれる。このとき、バッファメモリ５１に書き
込まれるのは、次段以降のＳＲＭ用ルーチンアン報のみ
である。

一方、読出し要求信号８２は、タイミング発生回路８３
から周期的に送出される選択信号８４０のうちでデコー
ダ８４によりデコードされるキューバソファ制御回路７
２の番号（１−Ｎ）に対応するデコード信号と、後述す
る読出し禁止信号８５がない条件とがともに検出された
とき読出し要求検出回路８６から出力される。この要求
信号８２は、書込み要求信号７３と同様に、オア回路８
７を経由して読出し許可信号８日となる。また、要求信
号８２は、読出しアドレスカウンタ８９０カウントアツ
プの契機となる。カウンタ８９の出力９０はセレクタ９
１を経由してバッファ５１．５２からの情報の読出しア
ドレス９２となる。この時、全部でＮ本のカウンタ出力
９０のうちでタイミング発生回路８３から出る選択信号
８４０に相当する番号のものが選ばれる。

以上の読出し許可信号８８およびアドレス９２がそろっ
たところでバッファメモリ５１．５２から情報が読み出
される。

バッファメモリ５１．５２のオーバーフローアンダーフ
ローを防ぐために、カウンタ７８および８９の出力値は
、アドレス比較回路９３によって常に比較され、お互い
の値が相手の値を越える前に、占込みまたは続出し禁止
信号７４．８５を発生する。

バッファメモリ５２．５１から読み出されたパケット情
報５４とルーアンダ情報５５は、並直列変換回路５６．
５７により直列化され、次段ＳＲＭ対応の出方路に送出
される。

なお、バッファメモリ５１．５２への書込みと読出しの
時間は、相互に重複せず、Ｎ個のキューバッファの書込
みおよび読出しに必要な時間は、タイムスロット１個の
時間すなわち同定パケット長に相当するものとする。

次段以降のＳＲＭも同様の動作を行い、最終段ＳＲＭで
は、パケット情報のみが、所定の出力ハイウェイ８上に
送出され、交換が終了する。

〔発明の効果〕

以上のように、本発明によれば、パケット情報を記憶す
るキューバッファに時分割多重アクセスを行なうために
、情報のライト、リード時の競合が起らず、競合調停回
路を不要とすることができる。また、キューバッファの
数も自己ルーアンダモジュールあたり１個まで削減する
ことが可能となる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は通話路スイッチの全体構成例を示す図、第３図
は回線インタフェース部（Ｌ　Ｉ　Ｆ）の概略ブロック
図、 第４図は通話路スイッチの動作タイムチャート、第５図
は自己ルーアンダモジュール（ＳＲＭ）の概略ブロック
図、 第６図はルーアンダ情報の構成例を示す図、第７図は回
線インタフェース部（’ＬｒＦ）の実施例ブロック図、 第８図は自己ルーアンダモジュール（ＳＲＭ）の実施例
ブロック図、 第９図は自己ルーチングパケソト交換機の従来例を示す
図である。 １．１６〜２１・・・自己ル−アングモジュ一ル（ＳＲ
Ｍ）、 ２・・・マルチステージ自己ル−アングネソトワーク　
（ＭＳＲＮ）、 ４・・・仮想チャネル番号変換器（ＶＣＣ）、６・・・
競合調停回路、 ７．５１．５２・・・キューバソファメモリ、２２．２
３・・・回線インクフェース部（ＬＩＦ）、 ４５０．４６０・・・位相調整回路、 ４５．４６・・・直並列変換回路、 ４９・・・バッファ制御回路、 ５６．５７・・・並直列変換回路。

Claims (1)

1. 【特許請求の範囲】 パケット交換に用いられる自己ルーチングモジュールに
   おいて、 複数の入路から入力される固定長パケットを同期化する
   位相調整手段（１１）と、 該位相調整手段（１１）により同期化された、前記複数
   入路毎に各１個のパケットを並列信号に変換して、該並
   列信号を時分割多重する直並列変換手段（１２）と、 該時分割多重されたパケット群を各パケットの出路対応
   領域に記憶する記憶手段（１３）と、該記憶手段（１３
   ）に記憶されたパケット群の各々に対応する並列信号を
   時分割多重形式でリードし、該パケット群を並直列変換
   して出路に出力する並直列変換手段（１４）と、 前記直並列変換手段（１２）から前記記憶手段（１３）
   へのパケットのライト、および該記憶手段（１３）から
   前記並直列変換手段（１４）へのパケットのリードを制
   御する制御手段（１５）を備えることを特徴とするパケ
   ット交換自己ルーチングモジュール。