JPH04103046U - 通信制御装置 - Google Patents

Abstract

(57)【要約】 【構成】 データ通信回線１０１から受信され、Ｓ／Ｐ
コンバータ２を介してパラレル・データに変換され、フ
レームヘッダー・デリミタ設定回路６およびフレーム検
出回路５によりフレームの検出されたデータに対して、
フレーム変換条件入力回路８およびフレーム変換回路７
を介して、予め設定されているフレーム構造の変換、コ
ード変更およびフレーム長変更等を含む変換／変更作用
が行われ、変換されたパラレル・データは、Ｐ／Ｓコン
バータ９を介してシリアル・データに変換された後、デ
ータ回線に送出される。 【効果】 通信端末におけるフレーム構造変換を簡易な
スイッチ設定により行い、ソフトウェアの改造作業を排
除することを可能にするとともに、フレーム変換に要す
る時間を短縮することにより、通信速度を改善すること
ができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は通信制御装置に関し、特に、コンピュータ通信等において用いられる 通信制御装置に関する。

【０００２】

【従来の技術】

一般に、コンピュータ通信において、複数の端末間においてデータを送受信す る場合に、相互の端末間におけるデータ通信のフレーム構造が合致しない場合に おいては、一方の端末においてフレーム構造に対応する変換機能が付加され、通 常ソフトウェアを用いて、このフレーム変換が実行されている。しかしながら、 この方法は、当該端末内に所定のＣＰＵが備えられており、ファームウェア或い はソフトウェアを介して変換処理を行うことのできる高機能の通信端末において のみ可能な方法であり、低機能の通信端末の場合には、端末外においてソフトウ ェアの改造を行う必要がある。しかし、ネットワークの形態としては、それぞれ の末端に位置する通信端末において高度の通信制御を実行しなければ実現できな いサービスもあり、その場合には、低機能通信端末を管理する通信プロセッサを 組込むことが行われている。

【０００３】

【考案が解決しようとする課題】

上述した従来の通信制御装置においては、データ通信のフレーム構造の変換方 法として、或る特定の通信端末としての処理機能に加えて、新たにフレーム構造 変換機能を付加する必要がある。この付加機能は、通常、端末に組込まれている ソフトウェアの改造により実現されることが多いが、ソフトウェアの改造には多 大の費用と時間が必要となり、また、端末にＣＰＵを搭載されていない低レベル の機能しか有しない通信端末の場合には、このソフトウェアの改造も実現不可能 になるとともに、更に、端末の種類が多い場合においては、種類の数だけソフト ウェアの改造、或いは機能付加を必要とするという欠点がある。

【０００４】 また、通信能力の面についても、フレーム構造変換そのものをソフトウェアに より実行するために、多大の実行時間を必要とし、通信効率を低下させるという 欠点がある。

【０００５】

【課題を解決するための手段】

第１の考案の通信制御装置は、所定のデータ通信回線から受信され、パラレル ・データに変換されたデータに対して、予め設定されているフレーム構造に変換 する機能、予め設定されているコードに変更する機能および予め設定されている フレーム長に変更する機能、または、これらの前記機能の内の一部の機能を有す る第１の手段と、前記第１の手段により変換されたパラレル・データを、シリア ル・データに変換して所定のデータ回線に送出する第２の手段と、を備えて構成 される。

【０００６】 なお、第２の考案の通信制御装置は、前記第１の手段として、フレーム内のデ ータ送出順序の変換、コード自体の変更、およびフレーム長の延長そして延長さ れた場合の付加データの設定等を含むフレーム変換条件が、予め内部に設定され ているフレーム変換条件入力回路と、前記フレーム変換条件入力回路のフレーム 変換条件に従って、入力されるパラレル・データに対して、フレーム構造の変換 、コードの変更およびフレーム長の変更を含む変換作用を行うフレーム変換回路 と、を備えて構成される。

【０００７】 また、第３の考案の通信制御装置は、前記データ回線の他に、データ通信の制 御用として用いられるハンドシェイク信号回線を備え、データ通信のフレーム受 信の開始または送信の終了のタイミングと連動して、正常にデータ通信制御が行 われるように、当該ハンドシェイク信号回線を制御する第３の手段を併せ備えて 構成される。

【０００８】

【実施例】

次に、本考案について図面を参照して説明する。

【０００９】 図１は本考案の第１の実施例を示すブロック図である。図１に示されるように 、本実施例は、レシーバ回路１と、Ｓ／Ｐコンバータ２と、タイミング・ジェネ レータ３と、ＦＩＦＯメモリ４と、フレーム検出回路５と、フレーム・ヘッダー ・デリミタ設定回路６と、フレーム変換回路７と、フレーム変換条件入力回路８ と、Ｐ／Ｓコンバータ９と、ドライバ回路１０とを備えて構成される。

【００１０】 図１は、本実施例が１データ回線のみに対応して構成された場合のブロック図 で、所定のデータ回線より入力されるシリアル・データ１０１は、レシーバ回路 １において受信され、即座にＳ／Ｐコンバータ２に送られる。Ｓ／Ｐコンバータ ２においては、シリアル・データは８ビットのパラレル・データに変換され、Ｆ ＩＦＯメモリ４に送出されるとともに、シリアル・データの受信タイミングから 抽出された基本信号が出力され、タイミング・ジェネレータ３に送られる。

【００１１】 一旦、ＦＩＦＯメモリ４に格納された前記パラレル・データは、８ビットずつ フレーム検出回路５に送付され、フレーム検出回路５においては当該フレームの 検出が実行される。このフレーム検出は、タイミング・ジェネレータ３から送ら れてくる基準タイミング信号を介して、予めフレームヘッダー・デリミタ設定回 路６により設定されたコードに従って実行される。次に、検出されたフレームは フレーム変換回路７に入力され、同様に、タイミング・ジェネレータ３から送ら れてくる基準タイミング信号を介して、予めフレーム変換条件入力回路８により 設定されている方式に従って変換される。通常フレーム変換回路７においては、 受信されたフレームをメモリ上に展開し、図２に示されるように、フレーム構造 の変換、コードの変換、そしてフレーム長の変更等が実行される。フレーム変換 回路７から出力されるパラレル・データは、Ｐ／Ｓコンバータ９に入力され、Ｐ ／Ｓコンバータ９において、タイミング・ジェネレータ３から送られてくる基準 タイミング信号を介してシリアル・データに変換され、ドライバ回路１０を経由 してデータ回線上に出力される。

【００１２】 上記のフレームヘッダー・デミリタ設定回路６は、ＤＩＰスイッチ等により、 簡単にヘッダー・デミリタの設定ならびに変更を行うことが可能であり、また、 フレーム変換条件入力回路８は、フレーム内のデータ送出順序の変換、コードそ のものの変更、およびフレームの延長ならびに延長された際の付加データの設定 等をも実行する。これらの設定は多岐に亘るため、専用コンパイラー等により変 換内容を簡易ルール言語に変換し、フレーム変換条件入力回路８に与えるように すると効率がよくなる。勿論、ＤＩＰスイッチとマトリクス・スイッチの組合せ によっても実現可能である。

【００１３】 図３は、本発明の第２の実施例を示すブロック図である。図３に示されるよう に、本実施例は、レシーバ回路１および１１と、Ｓ／Ｐコンバータ２と、タイミ ング・ジェネレータ３と、ＦＩＦＯメモリ４と、フレーム検出回路５と、フレー ム・ヘッダー・デリミタ設定回路６と、フレーム変換回路７と、フレーム変換条 件入力回路８と、Ｐ／Ｓコンバータ９と、ドライバ回路１０および１２とを備え て構成される。

【００１４】 本実施例は、データの送受信に対応して、データ回線と制御回線とを併用して 実行する場合に適用される一実施例である。通常ＲＳ−２３２Ｃ等においては、 データ回線の他に送信イネーブル／ディセーブル信号、または受信イネーブル／ ディセーブル信号等のハンドシェイク用制御線が使用される場合があるが、図３ に示される第２の実施例においては、データ回線上にデータを送信する際に、受 信端末側にデータの送出を禁止する送信ディセーブル信号をレシーバ回路１１に おいて受信し、この送信ディセーブル信号は即座にタイミング・ジェネレータ３ に伝達される。タイミング・ジェネレータ３においては、送信ディセーブル信号 を受けて、Ｐ／Ｓコンバータ９において最後のデータに対するシリアル・データ 変換が行われ、その送信が終了するまでの間、継続してドライバ回路１２を経由 して、その送信ディセーブル信号がデータ回線に送出される。これにより、デー タ回線におけるフレーム構造変換の遅延によるハンドシェイク信号の乱れが防止 され、正常なデータ送受信が実現される。なお、その他の構成要素に関連する動 作については、第１の実施例の場合と同様である。

【００１５】

【考案の効果】

以上説明したように、本考案は、通信端末におけるフレーム構造変換を簡易な スイッチの設定により実現することにより、フレーム構造変換を目的とするソフ トウェアの改造作業を排除することを可能にするとともに、フレーム変換に要す る時間を短縮することにより、通信速度を改善することができるという効果があ る。

【図面の簡単な説明】

【図１】本考案の第１の実施例を示すブロック図であ
る。

【図２】本考案の第１の実施例におけるフレーム構造変
換例を示す図である。

【図３】本考案の第２の実施例を示すブロック図であ
る。

【符号の説明】

１，１１ レシーバ回路 ２ Ｓ／Ｐコンバータ ３ タイミング・ジェネレータ ４ ＦＩＦＯメモリ ５ フレーム検出回路 ６ フレームヘッダー・デリミタ設定回路 ７ フレーム変換回路 ８ フレーム変換条件入力回路 ９ Ｐ／Ｓコンバータ １０，１２ ドライバ回路

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 所定のデータ通信回線から受信されて、
   パラレル・データに変換されフレーム検出されたデータ
   に対して、予め設定されているフレーム構造に変換する
   機能、予め設定されているコードに変更する機能および
   予め設定されているフレーム長に変更する機能を含む三
   つの機能、または、これらの三つの機能の内の何れか一
   部の機能を有する第１の手段と、前記第１の手段により
   変換されたパラレル・データを、シリアル・データに変
   換して所定のデータ回線に送出する第２の手段と、を備
   えることを特徴とする通信制御装置。
2. 【請求項２】 前記第１の手段として、フレーム内のデ
   ータ送出順序の変換、コード自体の変更、およびフレー
   ム長の延長そして延長された場合の付加データの設定等
   を含むフレーム変換条件が、予め内部に設定されている
   フレーム変換条件入力回路と、前記フレーム変換条件入
   力回路のフレーム変換条件に従って、入力されるパラレ
   ル・データに対して、フレーム構造の変換、コードの変
   更およびフレーム長の変更を含む変換作用を行うフレー
   ム変換回路と、を備えることを特徴とする請求項１記載
   の通信制御装置。
3. 【請求項３】 前記データ回線の他に、データ通信の制
   御用として用いられるハンドシェイク信号回線を備え、
   データ通信のフレーム受信の開始または送信の終了のタ
   イミングと連動して、正常にデータ通信制御が行われる
   ように、当該ハンドシェイク信号回線を制御する第３の
   手段を備えることを特徴とする請求項１および２記載の
   通信制御装置。