JP2541492B2 - マイクロプロセッサ遠隔リセット方式 - Google Patents
マイクロプロセッサ遠隔リセット方式Info
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- JP2541492B2 JP2541492B2 JP5313801A JP31380193A JP2541492B2 JP 2541492 B2 JP2541492 B2 JP 2541492B2 JP 5313801 A JP5313801 A JP 5313801A JP 31380193 A JP31380193 A JP 31380193A JP 2541492 B2 JP2541492 B2 JP 2541492B2
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- Japan
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- microprocessor
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Description
【０００１】
【産業上の利用分野】本発明は、ポーリング方式のデー
タ転送システムにおけるマイクロプロセッサ遠隔リセッ
ト方式に関する。
タ転送システムにおけるマイクロプロセッサ遠隔リセッ
ト方式に関する。
【０００２】
【従来の技術】親局と複数の子局とが相互に接続される
回線において、親局は複数の子局に対しポーリング方式
によるデータ転送を行っていた。
回線において、親局は複数の子局に対しポーリング方式
によるデータ転送を行っていた。
【０００３】本データ転送時に、従来の子局は、親局か
らのデータ送信要求に対して、通信処理上の障害によっ
て通信ロック状態が発生した場合又は子局のマイクロプ
ロセッサに障害が生じた場合に親局へ応答が返さないた
め親局ではその対応ができず、その度毎に子局の通信制
御用マイクロプロセッサを人間が強制的にリセットする
事により障害を回復していた。
らのデータ送信要求に対して、通信処理上の障害によっ
て通信ロック状態が発生した場合又は子局のマイクロプ
ロセッサに障害が生じた場合に親局へ応答が返さないた
め親局ではその対応ができず、その度毎に子局の通信制
御用マイクロプロセッサを人間が強制的にリセットする
事により障害を回復していた。
【０００４】
【発明が解決しようとする課題】上述した従来の子局の
マイクロプロセッサを人間がリセットする方式では、子
局が親局より遠隔にある場合、子局のＭＰＵをリセット
するのに多大の時間を有するという欠点がある。また、
特開昭６０−２２３３５２号公報のごとく親局からの通
信手順にて子局のマイクロプロセッサのリセットを行う
方法があるが、障害が発生した時点では、通信処理が行
えない事が多い為、実際には正常に動作しない場合があ
る欠点を有する。又、別の方法としてリセット信号用に
制御線を別に用意して子局のマイクロプロセッサを直接
リセットする方法もあるが、制御線を追加するための追
加回路が増大し、簡単に構成できない欠点を有する。
マイクロプロセッサを人間がリセットする方式では、子
局が親局より遠隔にある場合、子局のＭＰＵをリセット
するのに多大の時間を有するという欠点がある。また、
特開昭６０−２２３３５２号公報のごとく親局からの通
信手順にて子局のマイクロプロセッサのリセットを行う
方法があるが、障害が発生した時点では、通信処理が行
えない事が多い為、実際には正常に動作しない場合があ
る欠点を有する。又、別の方法としてリセット信号用に
制御線を別に用意して子局のマイクロプロセッサを直接
リセットする方法もあるが、制御線を追加するための追
加回路が増大し、簡単に構成できない欠点を有する。
【０００５】
【課題を解決するための手段】各子局に親局から送信さ
れる回線データを監視する手段を設け、親局は該当する
子局に対しリセットを行う特定の回線データを送信する
ものとする。子局は前記回線データを受信するとマイク
ロプロセッサに対してハードウェア・リセットを実行す
る。これにより前記マイクロプロセッサに障害が発生し
ても親局から遠隔リセットを行う事ができる。
れる回線データを監視する手段を設け、親局は該当する
子局に対しリセットを行う特定の回線データを送信する
ものとする。子局は前記回線データを受信するとマイク
ロプロセッサに対してハードウェア・リセットを実行す
る。これにより前記マイクロプロセッサに障害が発生し
ても親局から遠隔リセットを行う事ができる。
【０００６】
【実施例】次に、本発明を図１のブロック図及び図２の
リセット実行用回線データの内容を用いて説明する。
リセット実行用回線データの内容を用いて説明する。
【０００７】図１において、親局Ｍと子局Ｓ1 〜Ｓｎと
は、送受信回線ＬT ，ＬR によって相互に接続されてい
る。
は、送受信回線ＬT ，ＬR によって相互に接続されてい
る。
【０００８】本図に於て、親局Ｍは１の通信制御処理を
行うマイクロプロセッサ（ＭＰＵ）と、２のシリアルデ
ータの送・受信処理を行うインターフェース回路（ＳＩ
Ｏ）とから構成される。一方、子局Ｓ1 〜Ｓｎは、３の
回線のデータを監視する回線データ監視部、４の前記回
線データ監視部から出力されたリセット信号を一定時間
遅延させる遅延部、５の前記遅延部の出力と、７のマイ
クロプロセッサから出力されるリセット禁止信号とで判
定を行い、判定結果によりマイクロプロセッサにリセッ
ト信号を出力する判定部、６のシリアルデータインター
フェース（ＳＩＯ）から構成される。
行うマイクロプロセッサ（ＭＰＵ）と、２のシリアルデ
ータの送・受信処理を行うインターフェース回路（ＳＩ
Ｏ）とから構成される。一方、子局Ｓ1 〜Ｓｎは、３の
回線のデータを監視する回線データ監視部、４の前記回
線データ監視部から出力されたリセット信号を一定時間
遅延させる遅延部、５の前記遅延部の出力と、７のマイ
クロプロセッサから出力されるリセット禁止信号とで判
定を行い、判定結果によりマイクロプロセッサにリセッ
ト信号を出力する判定部、６のシリアルデータインター
フェース（ＳＩＯ）から構成される。
【０００９】図２は、親局から子局へのリセット実行用
回線データの一例を示す。
回線データの一例を示す。
【００１０】本図にて、親局Ｍと子局Ｓ1 〜Ｓｎ間の回
線データは、開始フレーム信号（Ｆ1 ）、アドレス・デ
ータ（Ａ）、制御信号（Ｃ）、送信データ（Ｄ）及び終
了フレーム信号（Ｆ2 ）で構成される。
線データは、開始フレーム信号（Ｆ1 ）、アドレス・デ
ータ（Ａ）、制御信号（Ｃ）、送信データ（Ｄ）及び終
了フレーム信号（Ｆ2 ）で構成される。
【００１１】図１における動作を、親局Ｍから子局Ｓ1
〜ＳｎへデータＤが転送された時点から説明する。親局
Ｍからは、図示の如く回線データが送られてくる。この
回線データを受信した子局Ｓ1 〜Ｓｎにおいて、回線デ
ータ監視部３によりあらかじめ設定されている自局のア
ドレスデータ（Ａ′）と前記回線データのアドレスデー
タ（Ａ）との比較を行う。この結果アドレスが一致した
場合に子局は自局へのデータとして扱い、親局Ｍへデー
タ応答を送信する。
〜ＳｎへデータＤが転送された時点から説明する。親局
Ｍからは、図示の如く回線データが送られてくる。この
回線データを受信した子局Ｓ1 〜Ｓｎにおいて、回線デ
ータ監視部３によりあらかじめ設定されている自局のア
ドレスデータ（Ａ′）と前記回線データのアドレスデー
タ（Ａ）との比較を行う。この結果アドレスが一致した
場合に子局は自局へのデータとして扱い、親局Ｍへデー
タ応答を送信する。
【００１２】次に子局Ｓ1 に障害が生じた場合を説明す
る。子局Ｓ1 に障害が生じた場合、親局は、前記リセッ
ト実行回線データと同一のフォーマット形式の回線デー
タを送信したにもかかわらずデータ応答を得られないの
で、子局Ｓ1 に対し、再度回線データを再送する。再送
したにもかかわらず、データ応答を得られない場合、次
にリセット実行用回線データを前記子局Ｓ1 に送信す
る。ここで、リセット実行用回線データは、通常の回線
データをリセット実行用回線データと誤って判断される
のを防ぐ為、データ長は通常のフレーム２〜３倍程長
く、且つデータ（Ｄ）の部分は全て“０”としてある。
子局Ｓ1 では、回線データ監視部３が回線データを監視
し、データが一定時間“０”である時、受信した回線デ
ータをリセット実行用回線データであると判断し、遅延
部４に対しリセット要求信号を出力する。前記遅延部は
リセット要求信号を一定時間遅延させて判定部５に出力
する。遅延時間は回線データをＳＩＯ６及びＭＰＵ７に
て処理に有する時間より長いものとする。また、前記Ｓ
ＩＯ６及びＭＰＵ７は、前記子局Ｓ1 が正常である場合
は、受信した回線データを処理し、さらにリセット実行
用回線データであるが、ＩＤ不一致のため自分に対する
回線データでないと認識すると、前記判定部５に対しリ
セット禁止信号を出力する。しかし、障害時には、回線
データの処理を行う事ができず、前記判定部５に対しリ
セット禁止信号を出力する事ができない。判定部５は前
記リセット要求信号が入力され且つリセット禁止信号が
入力されない場合、マイクロプロセッサ７に対しリセッ
ト信号を出力する。この一連の動作により子局の障害が
回復する。これは子局Ｓ2 〜Ｓｎに対しても同様にＭＰ
Ｕをリセットする事ができる。
る。子局Ｓ1 に障害が生じた場合、親局は、前記リセッ
ト実行回線データと同一のフォーマット形式の回線デー
タを送信したにもかかわらずデータ応答を得られないの
で、子局Ｓ1 に対し、再度回線データを再送する。再送
したにもかかわらず、データ応答を得られない場合、次
にリセット実行用回線データを前記子局Ｓ1 に送信す
る。ここで、リセット実行用回線データは、通常の回線
データをリセット実行用回線データと誤って判断される
のを防ぐ為、データ長は通常のフレーム２〜３倍程長
く、且つデータ（Ｄ）の部分は全て“０”としてある。
子局Ｓ1 では、回線データ監視部３が回線データを監視
し、データが一定時間“０”である時、受信した回線デ
ータをリセット実行用回線データであると判断し、遅延
部４に対しリセット要求信号を出力する。前記遅延部は
リセット要求信号を一定時間遅延させて判定部５に出力
する。遅延時間は回線データをＳＩＯ６及びＭＰＵ７に
て処理に有する時間より長いものとする。また、前記Ｓ
ＩＯ６及びＭＰＵ７は、前記子局Ｓ1 が正常である場合
は、受信した回線データを処理し、さらにリセット実行
用回線データであるが、ＩＤ不一致のため自分に対する
回線データでないと認識すると、前記判定部５に対しリ
セット禁止信号を出力する。しかし、障害時には、回線
データの処理を行う事ができず、前記判定部５に対しリ
セット禁止信号を出力する事ができない。判定部５は前
記リセット要求信号が入力され且つリセット禁止信号が
入力されない場合、マイクロプロセッサ７に対しリセッ
ト信号を出力する。この一連の動作により子局の障害が
回復する。これは子局Ｓ2 〜Ｓｎに対しても同様にＭＰ
Ｕをリセットする事ができる。
【００１３】尚、以上の回線データ監視部３、遅延部
４、判定部５は、全てハードウェアロジックにて実現し
ており、ＭＰＵ７のソフトウェア不具合若しくは故障の
影響を受けることなく確実に回線データを検出できる。
４、判定部５は、全てハードウェアロジックにて実現し
ており、ＭＰＵ７のソフトウェア不具合若しくは故障の
影響を受けることなく確実に回線データを検出できる。
【００１４】
【発明の効果】以上説明したように本発明は、回線デー
タを簡単な回路により監視する事により、リセットを実
行するので、親局側のマイクロプロセッサに対してはリ
セット実行用の回線データを子局に送信する機能を追加
するだけで、確実に子局のマイクロプロセッサをリセッ
トし障害を回復する事ができる。
タを簡単な回路により監視する事により、リセットを実
行するので、親局側のマイクロプロセッサに対してはリ
セット実行用の回線データを子局に送信する機能を追加
するだけで、確実に子局のマイクロプロセッサをリセッ
トし障害を回復する事ができる。
【図１】本発明の一実施例のブロック図である。
【図２】本発明のリセット実行用回線データの一例であ
る。
る。
１ 親局ＭＰＵ ２ 親局ＳＩＯ ３ 回線データ監視部 ４ 遅延部 ５ 判定部 ６ 子局ＳＩＯ ７ 子局ＭＰＵ Ａ アドレスデータ Ｃ 制御信号 Ｄ 送信データ Ｆ1 開始フレーム信号 Ｆ2 終了フレーム信号 ＬT ，ＬR 伝送路 Ｍ 親局 Ｓ1 〜Ｓｎ 子局
Claims (4)
- 【請求項１】 親局と複数の子局間のポーリング方式に
よるデータの送受信方式において、 親局は、各子局に対し第１のデータを送信する手段と、
前記第１のデータに対する応答の無い子局の当該通信に
係るマイクロプロセッサをリセットさせる第２のデータ
を送信する手段とを有し、 各子局は、前記第２のデータを検出し、自局の前記マイ
クロプロセッサのリセット要求を監視する手段と、 前記リセット信号を受け所定時間遅延する手段と、 前記遅延されたリセット信号を受け、自局の通信異常の
ときのみ前記マイクロプロセッサをリセットする判定手
段とを有することを特徴とするマイクロプロセッサ遠隔
リセット方式。 - 【請求項２】 請求項１記載の第２のデータのデータ部
は第１のデータのデータより長くかつ固定パターンであ
ることを除き、第１のデータとフレーム構成が同一であ
ることを特徴とするマイクロプロセッサ遠隔リセット方
式。 - 【請求項３】 請求項１記載の監視手段と遅延手段と判
定手段に係る回路はソフトウェアに依存しないことを特
徴とするマイクロプロセッサ遠隔リセット方式。 - 【請求項４】 請求項１記載のマイクロプロセッサは、
自局が正常であるときのみ前記リセット信号を受けない
よう禁止信号を送出することを特徴とするマイクロプロ
セッサ遠隔リセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313801A JP2541492B2 (ja) | 1993-12-14 | 1993-12-14 | マイクロプロセッサ遠隔リセット方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313801A JP2541492B2 (ja) | 1993-12-14 | 1993-12-14 | マイクロプロセッサ遠隔リセット方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07168773A JPH07168773A (ja) | 1995-07-04 |
| JP2541492B2 true JP2541492B2 (ja) | 1996-10-09 |
Family
ID=18045689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5313801A Expired - Fee Related JP2541492B2 (ja) | 1993-12-14 | 1993-12-14 | マイクロプロセッサ遠隔リセット方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541492B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4924701B2 (ja) * | 2009-11-30 | 2012-04-25 | 富士通セミコンダクター株式会社 | リセット制御回路及びリセット制御方法 |
-
1993
- 1993-12-14 JP JP5313801A patent/JP2541492B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07168773A (ja) | 1995-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960604 |
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