JP2597574B2

JP2597574B2 - 端末装置

Info

Publication number: JP2597574B2
Application number: JP62076475A
Authority: JP
Inventors: 剛彦蔵重
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1997-04-09
Anticipated expiration: 2012-04-09
Also published as: JPS63245043A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばハイレベルデータリンク制御（HD
LC）手順の規定に従い、設定あるいは解析することによ
りデータ転送を制御する端末装置の改良に関する。

（従来の技術）この種の通信制御方式が適用されるシステムとして
は、例えば第４図に示すように、マスタ機器10が接続さ
れる伝送線路１に複数個のスレーブ機器11〜13が接続さ
れてなる１対Ｎのバス型伝送線路を含む伝送システムを
示すことができる。

この伝送システムにおいて、HDLC手順でデータ転送を
制御するためには、マスタ機器10から伝送線路１を経て
スレーブ機器11〜13の１つにコマンドを送信すると、コ
マンドを受信したスレーブ機器からマスタ機器10に応答
が出力されるというように２つの機器間で一度づつ交互
にデータ転送を行う規約で相互に通信が行なわれてい
る。

しかしながら、このようにマスタ機器10とスレーブ機
器11〜13との間のように２つの機器間で一度づつ交互に
データ転送を行う場合には、各通信間のインターバル時
間の設定が問題となる。

即ち、インターバル時間を短くすると、その一方の機
器から他方の機器への通信において、その通信における
データの伝送単位であるフレームの最後であることを識
別するために設けられたフラグ（一般的にはトレーラフ
ラグと呼ばれており、16進数の7Eで示すデータである。
以下、単にトレーラと呼ぶ）と、他方の機器から一方の
機器への次の通信におけるデータの伝送単位であるフレ
ームの最初であることを識別するために設けられたフラ
グ（一般的にはヘッダフラグと呼ばれており、16進数の
7Eで示すデータである。以下、単にヘッダと呼ぶ）とが
伝送線路上で衝突する可能性が生じる。また、逆にその
インターバル時間を長くすると、上記衝突は回避できる
が、伝送線路１の使用効率が低下し、システム全体の性
能低下を招くことになる。

以下、第５図を用いて従来の問題点をより詳細に説明
する。第５図は、マスタ機器10及びスレーブ機器11〜13
のそれぞれに設けられた送受信部を図示している。この
送受信部は、シリアルI/Oコントローラ（以下、SIOと呼
ぶ）21とモデム22とから構成されている。SIO21は、デ
ータバス７を介して機器のCPU（図示せず）に接続され
ている。このSIO21は、図示しないCPUの制御のもとにHD
LCの伝送単位であるフレームをシリアルデータに変換し
て送出するとともに、このシリアルデータの伝送要求信
号（RS）を出力する。

モデム22は、伝送線路１に接続されている。このモデ
ム22は、SIO21から出力されたシリアルデータと伝送要
求信号（RS）を受けて伝送要求信号（RS）の存在期間に
シリアルデータを変調して伝送線路１に出力する。CPU
はデータバス７を介してSIO21を制御するためのデータ
をSIO21に転送する。SIO21とモデム22との間において、
符号２で示すのは、送信データ（TXD）の信号線、符号
３で示すのは、送信タイミング信号（TXC）の信号線、
符号４で示すのは、送信要求信号（RS）の信号線、符号
５で示すのは、受信データ（RXD）の信号線、符号６で
示すのは、受信タイミング信号（RXC）の信号線であ
る。

以下、マスタ機器10とスレーブ機器11との間での通信
の場合について、説明する。まず、マスタ機器10から情
報を送信する場合、図示しないCPUが送信する情報と制
御情報をSIO21にセットし通信を指示する。以後、CPU
は、別の処理を行う。通信の指示を受けたSIO21は、送
信要求信号（RS）をONにすることにより、モデム22にヘ
ッダで始まりトレーラで終了する１つのフレームを送信
させる。尚、１つのフレームにおいて、ヘッダとトレー
ラとの間には、通信本体であるアドレス部（Ａ）、制御
部（Ｃ）、情報部（Ｉ）、フレーム検査シーケンス（FC
S）が送信される。この時、ヘッダとトレーラは、HDLC
の規約上では、１つでよいが、受信側の機器が確実にさ
れらを認識するために実際には３つ程度送信している。
そこで、受信側の機器では、３つのトレーラを認識する
と、次は自分からの送信できるタイミングであると判断
して、通信を開始する。

しかし、このように受信側がフレーム送信を開始した
ときに、依然として送信側からトレーラが送信されてい
ると、この送信側から送信されている前のフレームのト
レーラと受信側から送信されたフレームのヘッダとが衝
突してしまうことがあった。この原因は、１つのフレー
ムを送信した後でもSIO21が送信要求信号（RS）をOFFし
ない限り、モデム22はトレーラを送信要求信号（RS）が
OFFされるまで不必要なトレーラを出力し続けるからで
ある。

そこで、フレームの送信後、不必要なトレーラを送信
しないように以下のような３つの対策が講じられてい
た。

第１方法として、SIO21が３つのトレーラを送信した
ことを割り込みにより、CPUへ通知する。この割り込み
を受けたことにより、CPUはSIO21を制御して送信要求信
号（RS）をOFFさせることで、モデム22からのトレーラ
の送信を停止させる。

第２の方法として、独立のタイマーを設け、このタイ
マーにより時間監視を行い、３つのトレーラが送信され
た時刻頃にCPUに割り込みをかける。CPUは、この割り込
みを受けたことにより、SIO21を制御して、送信要求信
号（RS）をOFFさせることで、モデム22からのトレーラ
の送信を停止させる。

第３の方法として、CPU自身で時間監視を行い、３つ
のトレーラが送信された時刻頃にSIO21を制御して、送
信要求信号（RS）をOFFさせることで、モデム22からの
トレーラの送信を停止させる。

しかし、上記第１及び第２の方法では、割り込みが発
生しても、より優先度の高い他の割り込みの存在などに
より、CPUが直ちにその割り込みを受け付けるとは限ら
ないので、不要な（この場合には３つ以上の）トレーラ
が送信されてしまう。また、第３の方法は、最も確実な
方法であるが、時間監視をしている間は、CPUは他の処
理ができなくなり、処理能力が低下してしまう。

（発明が解決しようとする問題点）従来のHDLCの手順による通信制御方式が適用された伝
送システムの場合には、トレーラ送出を中止するためタ
イミングを厳密に知るために各種方法を採用したいが、
例えばSIO/タイマの割り込み発生後、直ちにそれを受付
けることができなかったり、CPUの処理能力が低下して
しまうという不具合が生じた。

この発明は、上記の問題点に鑑みてなされたもので、
その目的とするところは、伝送線路の使用効率の向上、
データ衝突の回避、CPUの負担の軽減及びCPUの処理能力
の向上を一挙に達成することができる端末装置を提供す
ることにある。

［発明の構成］（問題点を解決するための手段）この発明は、上記目的を達成するために、ハイレベル
データリンク制御手順に基づいて２つの端末装置間にて
伝送線路を介して交互にフレームを送信するシステムに
おいて、ヘッダフラグとトレーラフラグとを有するフレ
ームをシリアルデータに変換して伝送要求信号とともに
出力する出力回路と、この出力回路から出力された伝送
要求信号とシリアルデータとを入力し、この入力したシ
リアルデータから前記トレーラフラグが検出されるまで
前記入力した伝送要求信号を出力し、前記トレーラフラ
グが検出されたとき前記入力した伝送要求信号の出力を
停止する通信制御回路と、前記出力回路から出力された
シリアルデータと前記通信制御回路から出力された伝送
要求信号とを入力し、前記入力した伝送要求信号の存在
期間中に前記入力したシリアルデータを変調して前記伝
送線路に出力するモデムとを具備したことを特徴とす
る。

（作用）このような構成であれば、端末装置から伝送線路へシ
リアルに送出されるフレームには、伝送線路は比較的早
い時間でアドレス状態となる。そのため、他の機器によ
る伝送線路の使用を直ちに開始することができる。

（実施例）第１図は、本発明が適用された一実施例の伝送システ
ムの要部概略を示すブロックである。

この一実施例にあっては、第４図に示すように伝送線
路に接続されるマスタ機器及びスレーブ機器のそれぞれ
に、第１図に示す如くSIO21,モデム22及び通信制御装置
23を備えてなる送受信部を設けている。

即ち、この一実施例では、第５図に従って説明した従
来の場合と同様の機能を有するSIO21とモデム22との間
に通信制御回路23を配置するとともに、SIO21から送信
データ（TXD）の信号線２に出力されたヘッダがモデム2
2及び通信制御回路23に加わり、モデム22から信号線３
を介して出力された送信タイミング信号（TXC）がSIO21
及び通信制御回路23に加わり、SIO21から信号線４を介
して出力される送信要求信号（RS）が通信制御回路23で
加わり、通信制御回路23から信号線４′を介して出力さ
れた送信要求信号（RS）がモデム22に加わり、モデム22
から信号線５を介して出力された受信データ（RXD）がS
IO21に加わり、SIO21から信号線６を介して出力された
受信タイミング信号（RXC）がモデム22に加わるように
接続がなされている。

そして、通信制御回路23は、第２図に示すように、論
理回路31,NANDゲート32,インバータ33,D−フリップフロ
ップ34及び同35,NANDゲート36を備えた構成である。

ここで、論理回路31は、送信データ（TXD）の入力を
送信タイミング信号（TXC）の入力のタイミングで監視
し、フラグ（16進数の7E）を検出すると、FLG出力にフ
ラグ検出信号101として2T分のパルスを出力する。この
出力されたパルスは、NANDゲート32の入力となる。ま
た、論理回路31のFLFD出力には、フラグ検出信号101を9
T遅らせたパルス信号103を出力する。この出力されたパ
ルス信号103は、Ｄ−フリップフロップ34と35のCK端子
入力となる。102はNANDゲート32の出力で、Ｄ−フリッ
プフロップ34のＤ端子入力となる。104はＤ−フリップ
フロップ34及び同35のCLR端子入力となる信号、105はフ
リップフロップ34のＱ端子出力でＤ−フリップフロップ
35のＤ端子入力となる通信本体検出信号、106はＤ−フ
リップフロップ35の出力でNANDゲート36の入力となる
トレーラ検出信号、107はＤ−フリップフロップ34の
端子出力でNANDゲート32の入力となる信号である。ま
た、Ｄ−フリップフロップ35の端子出力106とインバ
ータ33の出力とのアンドをとるNANDゲート36の出力がモ
デム22へ出力されるRS信号４′となる。

次に動作を説明すると、第１図に示すような構成の送
受信部において、伝送線路１にデータを送出する場合、
SIO21から信号線４を介して出力される送信要求信号（R
S）をONにし、同時に送信データ（RXD）の信号線２にヘ
ッダ（フラグ＝7E_H）を送出する。このとき、通信制御
回路23は、信号線４を介して入力される送信要求信号
（RS）がONになると、直ちに信号線４′を介して出力す
る送信要求信号（RS）をONにする。

即ち、通信制御回路23では、第３図のタイミングチャ
ートに示すように、論理回路31が信号線２を介して送信
されてくる送信データ（TXD）においてヘッダを検出す
ると、フラグ検出信号101として2T分のパルスを出力
し、同時にこのフラグ検出信号を9T遅らせたFLGD信号10
3を出力する。そして、SIO21がフラグを送出している間
は、FLGD信号103の立上り時にNANDゲート32から出力さ
れる信号102は“L"であるので、フリップフロップ34は
リセット状態となっている。そのため、フリップフロッ
プ35もリセット状態であるから、NANDゲート36から出力
されるRS信号４′をONとし、これをモデム22へ加える。

従って、モデム22は、RS信号４′がONの期間において
送信データライン２からの入力を変調し、伝送線路１に
ヘッダを送出することになる。

次に、SIO21は通信本体、即ちフレームにおけるアド
レス部（Ａ）、制御部（Ｃ）、情報部（Ｉ）、フレーム
検査シーケンス（FCS）を信号線２に出力するが、この
通信本体の送出が行なわれると、通信制御装置23におい
て、論理回路31から出力されるフラグ検出信号101は
“L"状態となり、論理回路31によって最後のフラグを検
出した9T後のパルス信号103の立上りでフリップフロッ
プ34がセットされる。そのため、フリップフロップ34
は、通信本体を検出するためのフリップフロップとして
機能していることになる。よって、フリップフロップ34
のＱ端子出力信号105は、通信本体の検出状態を示す信
号といえる。

そして、この通信本体の送出時には、信号線４′を介
して出力される送信要求信号（RS）をON状態に保持して
いるから、通信本体がそのまま伝送線路１へ送出され
る。

SIO21は、通信本体を出力した後、トレーラを信号線
２を介して出力するが、このトレーラを受けた通信制御
回路23では、論理回路31のFLGD信号103によりフリップ
フロップ35がセットされ、これによりフリップフロップ
35の端子出力106が“L"となりNANDゲート36がアンド
不成立で閉じられるため、信号線４′を介して送信要求
信号（RS）の出力が禁止される。

そのため、モデム22は信号線４′を介して送信要求信
号（RS）の入力がOFFになったことにより、伝送線路１
へのデータの送出を中止することになる。

このように、この一実施例によれば、通信制御回路23
がトレーラを検出し、送信要求信号（RS）をOFFするの
で、伝送線路１は比較的早い時間でアイドル状態とな
る。従って、他の機器が伝送線路１を直ちに利用するこ
とができる状態を確保することができる。

〔発明の効果〕

以上説明したように、本発明によればSIOから出力さ
れるシリアルデータを監視してトレーラを検出した際
に、伝送要求信号（RS）がモデム22に入力されないよう
モデム22への伝送要求信号（RS）の出力を停止する構成
としたので、伝送線路の使用効率の向上，伝送線路上で
のデータの衝突の防止,CPUの負担の軽減,CPUの処理能力
の向上等の有用な効果を奏することができる。

【図面の簡単な説明】

第１図は本発明が適用された一実施例の伝送システムの
要部概略を示すブロック図，第２図はその本発明の一実
施例における通信制御回路の詳細を示すブロック図、第
３図は通信制御回路の各部動作を示すタイミングチャー
ト、第４図は伝送システムの一例を示すブロック図、第
５図は従来の伝送システムの要部を示すブロック図であ
る。１……伝送線路 21……シリアルI/Oコントローラ（SIO） 22……モデム 23……通信制御回路 31……論理回路 32……NANDゲート 33……インバータ 34,35……フリップフロップ 36……NANDゲート

Claims

(57)【特許請求の範囲】

【請求項１】ハイレベルデータリンク制御手順に基づい
て２つの端末装置間にて伝送線路を介して交互にフレー
ムを送信するシステムにおいて、ヘッダフラグとトレーラフラグとを有するフレームをシ
リアルデータに変換して伝送要求信号とともに出力する
出力回路と、この出力回路から出力された伝送要求信号とシリアルデ
ータとを入力し、この入力したシリアルデータから前記
トレーラフラグが検出されるまで前記入力した伝送要求
信号を出力し、前記トレーラフラグが検出されたとき前
記入力した伝送要求信号の出力を停止する通信制御回路
と、前記出力回路から出力されたシリアルデータと前記通信
制御回路から出力された伝送要求信号とを入力し、前記
入力した伝送要求信号の存在期間中に前記入力したシリ
アルデータを変調して前記伝送線路に出力するモデムと
を具備したことを特徴とする端末装置。