JPS6328376B2 - - Google Patents
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- JPS6328376B2 JPS6328376B2 JP56060465A JP6046581A JPS6328376B2 JP S6328376 B2 JPS6328376 B2 JP S6328376B2 JP 56060465 A JP56060465 A JP 56060465A JP 6046581 A JP6046581 A JP 6046581A JP S6328376 B2 JPS6328376 B2 JP S6328376B2
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- Japan
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- carrier
- circuit
- modem
- instruction signal
- sent
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- 238000001514 detection method Methods 0.000 claims description 16
- 230000005540 biological transmission Effects 0.000 claims description 10
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 239000000969 carrier Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Bidirectional Digital Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
この発明は、２線式半二重通信用モデムに関す
るものである。
るものである。
先ず、従来のモデムを、第１図に示すブロツク
図を参照して説明する。例えば、データ送受装置
としてのCPU１及びモデム２を含む系と、デー
タ送受装置としての端末装置３とモデム４とを含
む系とが、２線式回線５を介して半二重通信を行
うものとする。この場合、モデム２にはモデム送
信部６、モデム受信部７が設けられていて、モデ
ム送信部６は、CPU１から接続線８を介して送
られたデータを変調して、キヤリアとして２線式
回線５へ送出し、一方、モデム受信部７は、２線
式回線５上のキヤリアを取り込んで、これを復調
してデータとしてこれを接続線９を介してCPU
１へ送出する構成となつている。そして、CPU
１は、モデム送信部６からのキヤリアの送出を制
御するため、キヤリア送出指示信号を接続線１０
を介して与えて、モデム２からのキヤリアの送出
を制御している。また、モデム受信部７は、キヤ
リアが２線式回線５上に存在するか否かを判断し
て、これをモデム２内の図示せぬ他の回路に伝
え、これによりモデム２自体が、回線とのマツチ
ングを取るために自動等化のリセツト、タイミン
グパルスのリセツトなどのイニシヤライズ処理を
行えるのである。このような構成は、端末装置３
とモデム４についても同様である。
図を参照して説明する。例えば、データ送受装置
としてのCPU１及びモデム２を含む系と、デー
タ送受装置としての端末装置３とモデム４とを含
む系とが、２線式回線５を介して半二重通信を行
うものとする。この場合、モデム２にはモデム送
信部６、モデム受信部７が設けられていて、モデ
ム送信部６は、CPU１から接続線８を介して送
られたデータを変調して、キヤリアとして２線式
回線５へ送出し、一方、モデム受信部７は、２線
式回線５上のキヤリアを取り込んで、これを復調
してデータとしてこれを接続線９を介してCPU
１へ送出する構成となつている。そして、CPU
１は、モデム送信部６からのキヤリアの送出を制
御するため、キヤリア送出指示信号を接続線１０
を介して与えて、モデム２からのキヤリアの送出
を制御している。また、モデム受信部７は、キヤ
リアが２線式回線５上に存在するか否かを判断し
て、これをモデム２内の図示せぬ他の回路に伝
え、これによりモデム２自体が、回線とのマツチ
ングを取るために自動等化のリセツト、タイミン
グパルスのリセツトなどのイニシヤライズ処理を
行えるのである。このような構成は、端末装置３
とモデム４についても同様である。
しかしながら、モデム２におけるモデム送信部
６とモデム受信部７との間及び、モデム４におけ
るモデム送信部１１とモデム受信部１２との間
は、単なるワイヤードオアとなつているにすぎな
い。もしくは、ハイブリツド回路で接続されてい
ても各系に対しての調整等を考慮すれば、ハイブ
リツド回路は無いに等しい。
６とモデム受信部７との間及び、モデム４におけ
るモデム送信部１１とモデム受信部１２との間
は、単なるワイヤードオアとなつているにすぎな
い。もしくは、ハイブリツド回路で接続されてい
ても各系に対しての調整等を考慮すれば、ハイブ
リツド回路は無いに等しい。
このため、データ通信における以下に述べるよ
うな不具合が生じる。即ち、第２図に示すよう
に、CPU１からモデム送信部６へキヤリア送出
指示信号を接続線１０を介して“Ｈ”として送出
すると、同時に、モデム送信部６からはキヤリア
が送出される（Ａ点）。そして、CPU１から送出
されたデータが２線式回線５を介して送られる。
一方、端末装置３の側では、CPU１から送られ
たデータの末尾の部分の“データ終了を示すデー
タ”（LAST）を読み取り、CPU１へ返送の準備
をするため、キヤリア送出指示信号を“Ｈ”とし
て、接続線１４を介してモデム送信部１１へ送
る。モデム送信部１１は、これに対応して、キヤ
リアを２線式回線５へ送出する。（Ｂ点）。
うな不具合が生じる。即ち、第２図に示すよう
に、CPU１からモデム送信部６へキヤリア送出
指示信号を接続線１０を介して“Ｈ”として送出
すると、同時に、モデム送信部６からはキヤリア
が送出される（Ａ点）。そして、CPU１から送出
されたデータが２線式回線５を介して送られる。
一方、端末装置３の側では、CPU１から送られ
たデータの末尾の部分の“データ終了を示すデー
タ”（LAST）を読み取り、CPU１へ返送の準備
をするため、キヤリア送出指示信号を“Ｈ”とし
て、接続線１４を介してモデム送信部１１へ送
る。モデム送信部１１は、これに対応して、キヤ
リアを２線式回線５へ送出する。（Ｂ点）。
ところが、モデム受信部７にとつては、自己の
属するモデム２から送出されたキヤリアがワイヤ
ードオアの点から流入し、２線式回線５上にキヤ
リアが存在することになり、更に、データが終了
すると同時に、モデム４からキヤリアが送られて
くるので、常にキヤリアが２線式回線５に存在す
るものと判断できる。このため、モデム２は、モ
デム受信部７がキヤリアがオフとなつたことを知
らせて来ないので、回線とのマツチングを取るた
めに行う自動等化のリセツト、タイミングパルス
のリセツトなどの時期を失つてしまい、この結
果、データの受信が適切に行えなくなつてしま
い、データエラーが発生してしまう。
属するモデム２から送出されたキヤリアがワイヤ
ードオアの点から流入し、２線式回線５上にキヤ
リアが存在することになり、更に、データが終了
すると同時に、モデム４からキヤリアが送られて
くるので、常にキヤリアが２線式回線５に存在す
るものと判断できる。このため、モデム２は、モ
デム受信部７がキヤリアがオフとなつたことを知
らせて来ないので、回線とのマツチングを取るた
めに行う自動等化のリセツト、タイミングパルス
のリセツトなどの時期を失つてしまい、この結
果、データの受信が適切に行えなくなつてしま
い、データエラーが発生してしまう。
本発明はこのような不具合を無くするためにな
されたものである。それ故、本発明の目的は、同
一周波数のキヤリアを使用する２線式半二重通信
において回線上のキヤリアがオフとなる時間を作
るようにしたモデムを提供し、モデムの完全動作
を保証することである。
されたものである。それ故、本発明の目的は、同
一周波数のキヤリアを使用する２線式半二重通信
において回線上のキヤリアがオフとなる時間を作
るようにしたモデムを提供し、モデムの完全動作
を保証することである。
以下、図面を参照して、本発明の実施例を説明
する。
する。
第３図は、本発明の実施例を説明するためのブ
ロツク図である。この説明においては、CPU１
側のモデムを説明するが、端末装置側についても
同様である。
ロツク図である。この説明においては、CPU１
側のモデムを説明するが、端末装置側についても
同様である。
２０は、本発明に係るモデムであつて、キヤリ
ア送出回路２１、受信キヤリア検出回路２２、キ
ヤリア送出指示信号制御回路２３、遅延回路２４
を有する。
ア送出回路２１、受信キヤリア検出回路２２、キ
ヤリア送出指示信号制御回路２３、遅延回路２４
を有する。
キヤリア送出回路２１は、２系間（例えば、第
１図に示したCPU１を含む系及び、端末装置を
含む系）の接続をなす回線たる２線式回線５にキ
ヤリアを送出する回路である。
１図に示したCPU１を含む系及び、端末装置を
含む系）の接続をなす回線たる２線式回線５にキ
ヤリアを送出する回路である。
受信キヤリア検出回路２２は、２線式回線５か
ら、キヤリアを受け取りその有無を判断する回路
である。例えば、受信キヤリア検出回路２２は、
整流回路、平滑回路、レベル判定回路を構成要素
として有し、キヤリアから直流レベル信号を得
て、スレツシヨールドレベルを有するレベル判定
回路によつてキヤリアの有無を判断している。
ら、キヤリアを受け取りその有無を判断する回路
である。例えば、受信キヤリア検出回路２２は、
整流回路、平滑回路、レベル判定回路を構成要素
として有し、キヤリアから直流レベル信号を得
て、スレツシヨールドレベルを有するレベル判定
回路によつてキヤリアの有無を判断している。
キヤリア送出指示信号制御回路２３は、自己の
属する系（従つて、モデム２０の含まれる系）内
のデータ送受装置（この場合はCPU１）から送
られるキヤリア送出指示信号を受け取り新らたな
キヤリア送出指示信号を、キヤリア送出回路２１
へ送出するものである。
属する系（従つて、モデム２０の含まれる系）内
のデータ送受装置（この場合はCPU１）から送
られるキヤリア送出指示信号を受け取り新らたな
キヤリア送出指示信号を、キヤリア送出回路２１
へ送出するものである。
遅延回路２４は、例えばRC時定数を有するよ
うな遅延回路であり、受信キヤリア検出回路２２
から検出信号（直流レベル信号）を受け、これを
遅延させてキヤリア送出指示信号制御回路２３へ
送出するものである。そして、キヤリア送出指示
信号制御回路２３は、遅延回路２４から、検出信
号が得られていないときのみ、CPU１が送つて
くるキヤリア送出指示信号から、新らたなキヤリ
ア送出指示信号を作り出し出力するものである。
具体的には、以下の論理を実現する回路である。
うな遅延回路であり、受信キヤリア検出回路２２
から検出信号（直流レベル信号）を受け、これを
遅延させてキヤリア送出指示信号制御回路２３へ
送出するものである。そして、キヤリア送出指示
信号制御回路２３は、遅延回路２４から、検出信
号が得られていないときのみ、CPU１が送つて
くるキヤリア送出指示信号から、新らたなキヤリ
ア送出指示信号を作り出し出力するものである。
具体的には、以下の論理を実現する回路である。
遅延回路２４からの検出信号が“OFF”の
とき、CPU１から送られるキヤリア送出指示
信号に従つて、新らたなキヤリア送出指示信号
を送出する。
とき、CPU１から送られるキヤリア送出指示
信号に従つて、新らたなキヤリア送出指示信号
を送出する。
検出信号が“ON”の状態のときに、CPU１
から送られるキヤリア送出指示信号が“ON”
となつても、新らたなキヤリア送出指示信号は
送出されない。
から送られるキヤリア送出指示信号が“ON”
となつても、新らたなキヤリア送出指示信号は
送出されない。
新らたなキヤリア送出指示信号が一度送出さ
れると、CPU１から送られるキヤリア送出指
示信号が“OFF”とされるまで、遅延回路２
４から送られる検出信号の“ON”，“OFF”に
係りなく、送出を続ける。
れると、CPU１から送られるキヤリア送出指
示信号が“OFF”とされるまで、遅延回路２
４から送られる検出信号の“ON”，“OFF”に
係りなく、送出を続ける。
このような論理を実現するキヤリア送出指示信
号制御回路２３の一実施例を第４図に示す。即
ち、キヤリア送出指示信号制御回路２３は、イン
バータ２５，２６、アンドゲート２７、Ｒ−Ｓフ
リツプフロツプ（以外Ｆ／Ｆと称す）２８から成
る。そして、遅延回路２４から送出された検出信
号はインバータ２５を介してアンドゲート２７へ
導びかれ、このアンドゲート２７の他の入力端子
へはCPU１から送られるキヤリア送出指示信号
が導びかれる。そしてアンドゲート２７の出力端
子とＦ／Ｆ２８のＳ端子が接続される。
号制御回路２３の一実施例を第４図に示す。即
ち、キヤリア送出指示信号制御回路２３は、イン
バータ２５，２６、アンドゲート２７、Ｒ−Ｓフ
リツプフロツプ（以外Ｆ／Ｆと称す）２８から成
る。そして、遅延回路２４から送出された検出信
号はインバータ２５を介してアンドゲート２７へ
導びかれ、このアンドゲート２７の他の入力端子
へはCPU１から送られるキヤリア送出指示信号
が導びかれる。そしてアンドゲート２７の出力端
子とＦ／Ｆ２８のＳ端子が接続される。
また、CPU１から送出されるキヤリア送出指
示信号はインバータ２６を介してＦ／Ｆ２８のＲ
端子へ導びかれる。そしてＦ／Ｆ２８のＱ端子か
らの出力信号は、新らたなキヤリア送出指示信号
である。
示信号はインバータ２６を介してＦ／Ｆ２８のＲ
端子へ導びかれる。そしてＦ／Ｆ２８のＱ端子か
らの出力信号は、新らたなキヤリア送出指示信号
である。
この回路は、アンドゲート２７に、検出信号が
インバータ２５を介して入力しているから、検出
信号が“OFF”（Low）でないかぎり、Ｑ端子へ
“Ｈ”は現われない回路となつており、Ｓ端子、
Ｒ端子へ入力される信号の関係から、キヤリア送
出指示信号制御回路２３としての論理条件は成立
する。
インバータ２５を介して入力しているから、検出
信号が“OFF”（Low）でないかぎり、Ｑ端子へ
“Ｈ”は現われない回路となつており、Ｓ端子、
Ｒ端子へ入力される信号の関係から、キヤリア送
出指示信号制御回路２３としての論理条件は成立
する。
以上説明したような構成となつた、本発明モデ
ムを用いれば、２線式回線５上のキヤリアが無く
なる瞬間がない限り（検出信号がオフとなる時が
ない限り）、新らたなキヤリア送出指示信号は
Ｆ／Ｆ２８から送出されず、必ず、２線式回線５
上にキヤリアが無くなるようになる。このため、
モデムにおいては、イニシヤライズ処理のタイミ
ングを得ることが可能となり、モデムとしての適
切な動作をなすことができる結果、データエラー
は無くなり、正確な通信を行えるのである。
ムを用いれば、２線式回線５上のキヤリアが無く
なる瞬間がない限り（検出信号がオフとなる時が
ない限り）、新らたなキヤリア送出指示信号は
Ｆ／Ｆ２８から送出されず、必ず、２線式回線５
上にキヤリアが無くなるようになる。このため、
モデムにおいては、イニシヤライズ処理のタイミ
ングを得ることが可能となり、モデムとしての適
切な動作をなすことができる結果、データエラー
は無くなり、正確な通信を行えるのである。
尚、以上の説明においてはCPUと端末装置と
の通信について述べたが、２線式半二重通信に用
いるのならば、本発明のモデムは有効である。
の通信について述べたが、２線式半二重通信に用
いるのならば、本発明のモデムは有効である。
第１図は、従来例を説明するためのブロツク
図、第２図は従来例による通信のタイミングチヤ
ート、第３図は本発明の実施例のブロツク図、第
４図は本発明の要部の回路図である。 １，３……データ送受装置、２，４……従来の
モデム、２０……本発明のモデム、２１……キヤ
リア送出回路、２２……キヤリア検出回路、２３
……キヤリア送出指示信号制御回路、２４……遅
延回路、５……回線。
図、第２図は従来例による通信のタイミングチヤ
ート、第３図は本発明の実施例のブロツク図、第
４図は本発明の要部の回路図である。 １，３……データ送受装置、２，４……従来の
モデム、２０……本発明のモデム、２１……キヤ
リア送出回路、２２……キヤリア検出回路、２３
……キヤリア送出指示信号制御回路、２４……遅
延回路、５……回線。
Claims (1)
- １ ２系間の接続をなす回線にキヤリアを送出す
るキヤリア送出回路と、前記回線からキヤリアを
受け取り検出する受信キヤリア検出回路と、この
検出回路からの検出信号を遅延させる遅延回路
と、自己の属する系内のデータ送受装置から送ら
れるキヤリア送出指示信号及び前記遅延回路から
の信号を受け取り新らたなキヤリア送出指示信号
を前記キヤリア送出回路へ送るキヤリア送出指示
信号制御回路とを有し、前記キヤリア送出指示信
号制御回路は前記遅延回路からの信号が得られて
いないとき及びキヤリア送出指示信号を遅延回路
出力より先行して受け取つているときのみ前記新
らたなキヤリア送出指示信号を出力することを特
徴とする２線式半二重通信用モデム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060465A JPS57174962A (en) | 1981-04-20 | 1981-04-20 | Modem for two-wire type half duplex communication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060465A JPS57174962A (en) | 1981-04-20 | 1981-04-20 | Modem for two-wire type half duplex communication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57174962A JPS57174962A (en) | 1982-10-27 |
| JPS6328376B2 true JPS6328376B2 (ja) | 1988-06-08 |
Family
ID=13143034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56060465A Granted JPS57174962A (en) | 1981-04-20 | 1981-04-20 | Modem for two-wire type half duplex communication |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57174962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785730B2 (ja) * | 1994-02-10 | 1995-09-20 | 船井電機株式会社 | 製パン器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662424B2 (ja) * | 1988-08-16 | 1997-10-15 | 富士通株式会社 | ２線式半二重通信におけるキャリア制御方法 |
| US7295618B2 (en) * | 2004-06-16 | 2007-11-13 | International Business Machines Corporation | Automatic adaptive equalization method and system for high-speed serial transmission link |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424505A (en) * | 1977-07-26 | 1979-02-23 | Hitachi Ltd | Modem control unit of semi-double type |
| JPS5472935A (en) * | 1977-11-24 | 1979-06-11 | Hitachi Ltd | Control system for reconstitution of computer system |
| JPS54114136A (en) * | 1978-02-27 | 1979-09-06 | Hitachi Ltd | Microprogram loading system |
-
1981
- 1981-04-20 JP JP56060465A patent/JPS57174962A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424505A (en) * | 1977-07-26 | 1979-02-23 | Hitachi Ltd | Modem control unit of semi-double type |
| JPS5472935A (en) * | 1977-11-24 | 1979-06-11 | Hitachi Ltd | Control system for reconstitution of computer system |
| JPS54114136A (en) * | 1978-02-27 | 1979-09-06 | Hitachi Ltd | Microprogram loading system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785730B2 (ja) * | 1994-02-10 | 1995-09-20 | 船井電機株式会社 | 製パン器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57174962A (en) | 1982-10-27 |
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