JPH05158871A - シリアルコントローラ - Google Patents
シリアルコントローラInfo
- Publication number
- JPH05158871A JPH05158871A JP3325806A JP32580691A JPH05158871A JP H05158871 A JPH05158871 A JP H05158871A JP 3325806 A JP3325806 A JP 3325806A JP 32580691 A JP32580691 A JP 32580691A JP H05158871 A JPH05158871 A JP H05158871A
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- JP
- Japan
- Prior art keywords
- controller
- transmission
- completion
- crc
- serial
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- Pending
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- Computer And Data Communications (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 シリアルコントローラを、通信システム全体
のスループットの向上が図れるようにする。 【構成】 シリアルコントローラ１０は、トランスミッ
タ部１４3 から入力されたＣＲＣおよび終結フラグシー
ケンスのビット数をカウントすることによってＣＲＣお
よび終結フラグシーケンスの送出完了の検出を行う送信
ビット数カウンタ部１４4 をシリアルインタフェース装
置１４が有する点で従来のシリアルコントローラと異な
る。なお、送信ビット数カウンタ部１４4 がＣＲＣおよ
び終結フラグシーケンスの送出完了を検出すると、シリ
アルインタフェース装置１４は、モデム制御部１４1 に
対してモデム信号線に”送信要求”を出力することを止
めさせるとともに、転送動作の終了を割込みコントロー
ラ１３に通知する。割込みコントローラ１３は、転送動
作の終了をホストプロセッサ２２に通知する。
のスループットの向上が図れるようにする。 【構成】 シリアルコントローラ１０は、トランスミッ
タ部１４3 から入力されたＣＲＣおよび終結フラグシー
ケンスのビット数をカウントすることによってＣＲＣお
よび終結フラグシーケンスの送出完了の検出を行う送信
ビット数カウンタ部１４4 をシリアルインタフェース装
置１４が有する点で従来のシリアルコントローラと異な
る。なお、送信ビット数カウンタ部１４4 がＣＲＣおよ
び終結フラグシーケンスの送出完了を検出すると、シリ
アルインタフェース装置１４は、モデム制御部１４1 に
対してモデム信号線に”送信要求”を出力することを止
めさせるとともに、転送動作の終了を割込みコントロー
ラ１３に通知する。割込みコントローラ１３は、転送動
作の終了をホストプロセッサ２２に通知する。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルコントローラ
に関し、特に、ＨＤＬＣ（High level DataLink Contro
l）手順による半二重通信を行うシリアルコントローラ
に関する。
に関し、特に、ＨＤＬＣ（High level DataLink Contro
l）手順による半二重通信を行うシリアルコントローラ
に関する。
【０００２】
【従来の技術】図３は、この種のシリアルコントローラ
の一従来例を含む通信制御装置のブロック図である。
の一従来例を含む通信制御装置のブロック図である。
【０００３】通信制御装置５０は、システムバス５１に
より相互に接続されたホストプロセッサ５２とメモリ５
３とシリアルコントローラ６０とからなる。ここで、シ
リアルコントローラ６０は、内部バス６１により相互に
接続されたＤＭＡ制御装置６２と割込みコントローラ６
３とシリアルインタフェース装置６４とからなる。な
お、シリアルインタフェース装置６４は、モデム信号線
（不図示）の制御および監視を行うモデム制御部６４1
と、データの受信を行うレシーバ部６４2 と、データの
送信を行うトランスミッタ部６４3 とからなる。
より相互に接続されたホストプロセッサ５２とメモリ５
３とシリアルコントローラ６０とからなる。ここで、シ
リアルコントローラ６０は、内部バス６１により相互に
接続されたＤＭＡ制御装置６２と割込みコントローラ６
３とシリアルインタフェース装置６４とからなる。な
お、シリアルインタフェース装置６４は、モデム信号線
（不図示）の制御および監視を行うモデム制御部６４1
と、データの受信を行うレシーバ部６４2 と、データの
送信を行うトランスミッタ部６４3 とからなる。
【０００４】通信制御装置５０では、ホストプロセッサ
５２においてデータ送信の必要が生じた場合、ホストプ
ロセッサ５２は、メモリ５３に格納されている送信デー
タのアドレスを指定することにより、シリアルコントロ
ーラ６０に対して送信要求を行う。送信要求を受け取っ
たシリアルコントローラ６０は、指定された送信データ
をメモリ５３から読み出したのち、ＤＭＡ制御装置６２
に対して、該送信データをシリアルインタフェース装置
６４内のトランスミッタ部６４3 に転送させ、転送すべ
き送信データがなくなった時点で転送動作を停止させる
とともに、モデム制御部６４1 に対して、モデム信号線
に送信要求信号を出力させる。トランスミッタ部６４3
は、転送されてきた送信データを回線（不図示）上に送
出する。このとき、ＤＭＡ制御装置６２は、トランスミ
ッタ部６４3 が動作中か否かに関係なく、送信データの
トランスミッタ部６４3 への転送が完了した時点で、割
込みコントローラ６３を介してホストプロセッサ５２に
送信動作の完了を通知する。ホストプロセッサ５２は、
送信動作の完了通知をシリアルコントローラ６０から受
け取ると、ＣＲＣ（サイクリック・リダンダンシ・チェ
ック）および終結フラグシーケンスの送出完了を待ち合
わせるためにタイマ（不図示）を起動し、タイマのタイ
ムアウトを検出したのち、送信要求を完了する。
５２においてデータ送信の必要が生じた場合、ホストプ
ロセッサ５２は、メモリ５３に格納されている送信デー
タのアドレスを指定することにより、シリアルコントロ
ーラ６０に対して送信要求を行う。送信要求を受け取っ
たシリアルコントローラ６０は、指定された送信データ
をメモリ５３から読み出したのち、ＤＭＡ制御装置６２
に対して、該送信データをシリアルインタフェース装置
６４内のトランスミッタ部６４3 に転送させ、転送すべ
き送信データがなくなった時点で転送動作を停止させる
とともに、モデム制御部６４1 に対して、モデム信号線
に送信要求信号を出力させる。トランスミッタ部６４3
は、転送されてきた送信データを回線（不図示）上に送
出する。このとき、ＤＭＡ制御装置６２は、トランスミ
ッタ部６４3 が動作中か否かに関係なく、送信データの
トランスミッタ部６４3 への転送が完了した時点で、割
込みコントローラ６３を介してホストプロセッサ５２に
送信動作の完了を通知する。ホストプロセッサ５２は、
送信動作の完了通知をシリアルコントローラ６０から受
け取ると、ＣＲＣ（サイクリック・リダンダンシ・チェ
ック）および終結フラグシーケンスの送出完了を待ち合
わせるためにタイマ（不図示）を起動し、タイマのタイ
ムアウトを検出したのち、送信要求を完了する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のシリアルコントローラ６０では、ＤＭＡ制御装
置６２による送信データのトランスミッタ部６４3 への
転送が完了した時点でホストプロセッサ５２に送信動作
の完了を通知するため、ホストプロセッサ５２はタイマ
を起動してＣＲＣおよび終結フラグシーケンスの送出完
了時間を検出する必要がある。その結果、送信データの
送出完了からホストプロセッサ５２の送信要求完了まで
にホストプロセッサ５２での処理が介在するため、高速
回線を使用した場合には、ホストプロセッサ５２の送信
要求完了のタイミングが遅れ、終結フラグシーケンスが
１文字以上送出されたのち、ホストプロセッサ５２の送
信要求が完了する。
た従来のシリアルコントローラ６０では、ＤＭＡ制御装
置６２による送信データのトランスミッタ部６４3 への
転送が完了した時点でホストプロセッサ５２に送信動作
の完了を通知するため、ホストプロセッサ５２はタイマ
を起動してＣＲＣおよび終結フラグシーケンスの送出完
了時間を検出する必要がある。その結果、送信データの
送出完了からホストプロセッサ５２の送信要求完了まで
にホストプロセッサ５２での処理が介在するため、高速
回線を使用した場合には、ホストプロセッサ５２の送信
要求完了のタイミングが遅れ、終結フラグシーケンスが
１文字以上送出されたのち、ホストプロセッサ５２の送
信要求が完了する。
【０００６】したがって、ホストプロセッサ５２の送信
権の開放が遅れ、同一回線上の他のシステムが送信権を
獲得するのに時間を要し、通信システム全体のスループ
ットが低下するという問題がある。
権の開放が遅れ、同一回線上の他のシステムが送信権を
獲得するのに時間を要し、通信システム全体のスループ
ットが低下するという問題がある。
【０００７】本発明は、通信システム全体のスループッ
トの向上が図れるシリアルコントローラを提供すること
にある。
トの向上が図れるシリアルコントローラを提供すること
にある。
【０００８】
【課題を解決するための手段】本発明のシリアルコント
ローラは、ＤＭＡ制御装置と、割込みコントローラと、
モデム信号線の制御および監視を行うモデム制御部，デ
ータの受信を行うレシーバ部およびデータの送信を行う
トランスミッタ部を有するシリアルインタフェース装置
とが、内部バスにより相互に接続された、ＨＤＬＣ手順
による半二重通信を行うシリアルコントローラにおい
て、前記シリアルインタフェース装置が送信ビット数カ
ウンタ部を有し、前記トランスミッタ部が、送出すべき
送信データがなくなると直ちにＣＲＣおよび終結フラグ
シーケンスを送出し、前記送信ビット数カウンタ部が、
前記トランスミッタ部から入力される前記ＣＲＣおよび
前記終結フラグシーケンスのビット数をカウントして、
該ＣＲＣおよび該終結フラグシーケンスの送出完了の検
出を行い、前記シリアルインタフェース装置が、前記送
信ビット数カウンタ部が前記ＣＲＣおよび前記終結フラ
グシーケンスの送出完了を検出すると、前記モデム制御
部に対して前記モデム信号線を解放させるとともに、転
送動作の終了を前記割込みコントローラに通知し、該割
込みコントローラが、前記シリアルインタフェース装置
から前記転送動作の終了を通知されると、該転送動作の
終了を前記ホストプロセッサに通知する。
ローラは、ＤＭＡ制御装置と、割込みコントローラと、
モデム信号線の制御および監視を行うモデム制御部，デ
ータの受信を行うレシーバ部およびデータの送信を行う
トランスミッタ部を有するシリアルインタフェース装置
とが、内部バスにより相互に接続された、ＨＤＬＣ手順
による半二重通信を行うシリアルコントローラにおい
て、前記シリアルインタフェース装置が送信ビット数カ
ウンタ部を有し、前記トランスミッタ部が、送出すべき
送信データがなくなると直ちにＣＲＣおよび終結フラグ
シーケンスを送出し、前記送信ビット数カウンタ部が、
前記トランスミッタ部から入力される前記ＣＲＣおよび
前記終結フラグシーケンスのビット数をカウントして、
該ＣＲＣおよび該終結フラグシーケンスの送出完了の検
出を行い、前記シリアルインタフェース装置が、前記送
信ビット数カウンタ部が前記ＣＲＣおよび前記終結フラ
グシーケンスの送出完了を検出すると、前記モデム制御
部に対して前記モデム信号線を解放させるとともに、転
送動作の終了を前記割込みコントローラに通知し、該割
込みコントローラが、前記シリアルインタフェース装置
から前記転送動作の終了を通知されると、該転送動作の
終了を前記ホストプロセッサに通知する。
【０００９】
【作用】本発明のシリアルコントローラは、シリアルイ
ンタフェース装置が有する送信ビット数カウンタ部が、
トランスミッタ部から入力されるＣＲＣおよび終結フラ
グシーケンスのビット数をカウントしてＣＲＣおよび終
結フラグシーケンスの送出完了を検出すると、シリアル
インタフェース装置がモデム制御部に対してモデム信号
線を解放させるとともに転送動作の終了を割込みコント
ローラに通知し、割込みコントローラがシリアルインタ
フェース装置から転送動作の終了を通知されると、転送
動作の終了をホストプロセッサに通知することにより、
ホストプロセッサによるタイマ起動などの送信後処理を
不要とできるため、送信データの送出完了からホストプ
ロセッサの送信要求完了までに余分な終結フラグシーケ
ンスが送出されることを防げる。
ンタフェース装置が有する送信ビット数カウンタ部が、
トランスミッタ部から入力されるＣＲＣおよび終結フラ
グシーケンスのビット数をカウントしてＣＲＣおよび終
結フラグシーケンスの送出完了を検出すると、シリアル
インタフェース装置がモデム制御部に対してモデム信号
線を解放させるとともに転送動作の終了を割込みコント
ローラに通知し、割込みコントローラがシリアルインタ
フェース装置から転送動作の終了を通知されると、転送
動作の終了をホストプロセッサに通知することにより、
ホストプロセッサによるタイマ起動などの送信後処理を
不要とできるため、送信データの送出完了からホストプ
ロセッサの送信要求完了までに余分な終結フラグシーケ
ンスが送出されることを防げる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は、本発明のシリアルコントローラの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【００１２】本実施例のシリアルコントローラ１０が、
図３に示した従来のシリアルコントローラ６０と異なる
点は、シリアルインタフェース装置１４が送信ビット数
のカウントを行う送信ビット数カウンタ部１４4 を有す
ることである。
図３に示した従来のシリアルコントローラ６０と異なる
点は、シリアルインタフェース装置１４が送信ビット数
のカウントを行う送信ビット数カウンタ部１４4 を有す
ることである。
【００１３】次に、シリアルコントローラ１０の動作に
ついて、図３に示した通信制御装置５０のシリアルコン
トローラ６０の代わりに本実施例のシリアルコントロー
ラ１０を用いた図２に示す通信制御装置２０を参照して
説明する。
ついて、図３に示した通信制御装置５０のシリアルコン
トローラ６０の代わりに本実施例のシリアルコントロー
ラ１０を用いた図２に示す通信制御装置２０を参照して
説明する。
【００１４】通信制御装置２０では、ホストプロセッサ
２２においてデータ送信の必要が生じた場合、ホストプ
ロセッサ２２は、メモリ２３に格納されている送信デー
タのアドレスを指定することにより、シリアルコントロ
ーラ１０に対して送信要求を行う。送信要求を受け取っ
たシリアルコントローラ１０は、指定された送信データ
をメモリ２３から読み出したのち、ＤＭＡ制御装置１２
に該送信データをシリアルインタフェース装置１４内の
トランスミッタ部１４3 に転送させ、転送すべき送信デ
ータがなくなった時点で転送動作を停止させる。トラン
スミッタ部１４ 3 は、転送されてきた送信データを回線
（不図示）上に送出する。
２２においてデータ送信の必要が生じた場合、ホストプ
ロセッサ２２は、メモリ２３に格納されている送信デー
タのアドレスを指定することにより、シリアルコントロ
ーラ１０に対して送信要求を行う。送信要求を受け取っ
たシリアルコントローラ１０は、指定された送信データ
をメモリ２３から読み出したのち、ＤＭＡ制御装置１２
に該送信データをシリアルインタフェース装置１４内の
トランスミッタ部１４3 に転送させ、転送すべき送信デ
ータがなくなった時点で転送動作を停止させる。トラン
スミッタ部１４ 3 は、転送されてきた送信データを回線
（不図示）上に送出する。
【００１５】トランスミッタ部１４3 は、送出すべき送
信データがなくなると、直ちにＣＲＣおよび終結フラグ
シーケンスを送出する。このとき、ＣＲＣおよび終結フ
ラグシーケンスは送信ビット数カウンタ部１４4にも出
力され、送信ビット数カウンタ部１４4 は、入力された
ＣＲＣおよび終結フラグシーケンスのビット数をカウン
トすることにより、ＣＲＣおよび終結フラグシーケンス
の送出完了の検出を行う。送信ビット数カウンタ部１４
4 がＣＲＣおよび終結フラグシーケンスの送出完了を検
出すると、シリアルインタフェース装置１４は、モデム
制御部１４1 に対してモデム信号線に”送信要求”を出
力することを止めさせるとともに、転送動作の終了を割
込みコントローラ１３に通知する。その後、割込みコン
トローラ１３は、転送動作の終了をホストプロセッサ２
２に通知する。
信データがなくなると、直ちにＣＲＣおよび終結フラグ
シーケンスを送出する。このとき、ＣＲＣおよび終結フ
ラグシーケンスは送信ビット数カウンタ部１４4にも出
力され、送信ビット数カウンタ部１４4 は、入力された
ＣＲＣおよび終結フラグシーケンスのビット数をカウン
トすることにより、ＣＲＣおよび終結フラグシーケンス
の送出完了の検出を行う。送信ビット数カウンタ部１４
4 がＣＲＣおよび終結フラグシーケンスの送出完了を検
出すると、シリアルインタフェース装置１４は、モデム
制御部１４1 に対してモデム信号線に”送信要求”を出
力することを止めさせるとともに、転送動作の終了を割
込みコントローラ１３に通知する。その後、割込みコン
トローラ１３は、転送動作の終了をホストプロセッサ２
２に通知する。
【００１６】
【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。
ので、次に記載する効果を奏する。
【００１７】シリアルインタフェース装置が有する送信
ビット数カウンタ部が、トランスミッタ部から入力され
るＣＲＣおよび終結フラグシーケンスのビット数をカウ
ントしてＣＲＣおよび終結フラグシーケンスの送出完了
を検出すると、シリアルインタフェース装置がモデム制
御部に対してモデム信号線を解放させるとともに転送動
作の終了を割込みコントローラに通知し、割込みコント
ローラがシリアルインタフェース装置から転送動作の終
了を通知されると、転送動作の終了をホストプロセッサ
に通知することにより、ホストプロセッサによるタイマ
起動などの送信後処理を不要とできるため、送信データ
の送出完了からホストプロセッサの送信要求完了までに
余分な終結フラグシーケンスが送出されることを防げる
ので、通信システム全体のスループットの向上が図れ
る。
ビット数カウンタ部が、トランスミッタ部から入力され
るＣＲＣおよび終結フラグシーケンスのビット数をカウ
ントしてＣＲＣおよび終結フラグシーケンスの送出完了
を検出すると、シリアルインタフェース装置がモデム制
御部に対してモデム信号線を解放させるとともに転送動
作の終了を割込みコントローラに通知し、割込みコント
ローラがシリアルインタフェース装置から転送動作の終
了を通知されると、転送動作の終了をホストプロセッサ
に通知することにより、ホストプロセッサによるタイマ
起動などの送信後処理を不要とできるため、送信データ
の送出完了からホストプロセッサの送信要求完了までに
余分な終結フラグシーケンスが送出されることを防げる
ので、通信システム全体のスループットの向上が図れ
る。
【図１】本発明のシリアルコントローラの一実施例を示
すブロック図である。
すブロック図である。
【図２】図１に示したシリアルコントローラ１０を用い
て構成した通信制御装置のブロック図である。
て構成した通信制御装置のブロック図である。
【図３】この種のシリアルコントローラの一従来例を含
む通信制御装置のブロック図である。
む通信制御装置のブロック図である。
１０ シリアルコントローラ １１ 内部バス １２ ＤＭＡ制御装置 １３ 割込みコントローラ １４ シリアルインタフェース装置 １４1 モデム制御部 １４2 レシーバ部 １４3 トランスミッタ部 １４4 送信ビット数カウンタ部 ２０ 通信制御装置 ２１ システムバス ２２ ホストプロセッサ ２３ メモリ
Claims (1)
- 【請求項１】 ＤＭＡ制御装置と、割込みコントローラ
と、モデム信号線の制御および監視を行うモデム制御
部，データの受信を行うレシーバ部およびデータの送信
を行うトランスミッタ部を有するシリアルインタフェー
ス装置とが、内部バスにより相互に接続された、ＨＤＬ
Ｃ手順による半二重通信を行うシリアルコントローラに
おいて、 前記シリアルインタフェース装置が送信ビット数カウン
タ部を有し、 前記トランスミッタ部が、送出すべき送信データがなく
なると直ちにＣＲＣおよび終結フラグシーケンスを送出
し、 前記送信ビット数カウンタ部が、前記トランスミッタ部
から入力される前記ＣＲＣおよび前記終結フラグシーケ
ンスのビット数をカウントして、該ＣＲＣおよび該終結
フラグシーケンスの送出完了の検出を行い、 前記シリアルインタフェース装置が、前記送信ビット数
カウンタ部が前記ＣＲＣおよび前記終結フラグシーケン
スの送出完了を検出すると、前記モデム制御部に対して
前記モデム信号線を解放させるとともに、転送動作の終
了を前記割込みコントローラに通知し、 該割込みコントローラが、前記シリアルインタフェース
装置から前記転送動作の終了を通知されると、該転送動
作の終了を前記ホストプロセッサに通知することを特徴
とするシリアルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325806A JPH05158871A (ja) | 1991-12-10 | 1991-12-10 | シリアルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325806A JPH05158871A (ja) | 1991-12-10 | 1991-12-10 | シリアルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158871A true JPH05158871A (ja) | 1993-06-25 |
Family
ID=18180810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3325806A Pending JPH05158871A (ja) | 1991-12-10 | 1991-12-10 | シリアルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158871A (ja) |
-
1991
- 1991-12-10 JP JP3325806A patent/JPH05158871A/ja active Pending
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