JP2576965Y2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JP2576965Y2 JP2576965Y2 JP1991005024U JP502491U JP2576965Y2 JP 2576965 Y2 JP2576965 Y2 JP 2576965Y2 JP 1991005024 U JP1991005024 U JP 1991005024U JP 502491 U JP502491 U JP 502491U JP 2576965 Y2 JP2576965 Y2 JP 2576965Y2
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Description
【０００１】
【産業上の利用分野】本考案は通信制御装置に関し、特
に、コンピュータ通信等において用いられる通信制御装
置に関する。
に、コンピュータ通信等において用いられる通信制御装
置に関する。
【０００２】
【従来の技術】一般に、コンピュータ通信において、複
数の端末間においてデータを送受信する場合に、相互の
端末間におけるデータ通信のフレーム構造が合致しない
場合においては、一方の端末においてフレーム構造に対
応する変換機能が付加され、通常ソフトウェアを用い
て、このフレーム変換が実行されている。しかしなが
ら、この方法は、当該端末内に所定のＣＰＵが備えられ
ており、ファームウェア或いはソフトウェアを介して変
換処理を行うことのできる高機能の通信端末においての
み可能な方法であり、低機能の通信端末の場合には、端
末外においてソフトウェアの改造を行う必要がある。し
かし、ネットワークの形態としては、それぞれの末端に
位置する通信端末において高度の通信制御を実行しなけ
れば実現できないサービスもあり、その場合には、低機
能通信端末を管理する通信プロセッサを組込むことが行
われている。
数の端末間においてデータを送受信する場合に、相互の
端末間におけるデータ通信のフレーム構造が合致しない
場合においては、一方の端末においてフレーム構造に対
応する変換機能が付加され、通常ソフトウェアを用い
て、このフレーム変換が実行されている。しかしなが
ら、この方法は、当該端末内に所定のＣＰＵが備えられ
ており、ファームウェア或いはソフトウェアを介して変
換処理を行うことのできる高機能の通信端末においての
み可能な方法であり、低機能の通信端末の場合には、端
末外においてソフトウェアの改造を行う必要がある。し
かし、ネットワークの形態としては、それぞれの末端に
位置する通信端末において高度の通信制御を実行しなけ
れば実現できないサービスもあり、その場合には、低機
能通信端末を管理する通信プロセッサを組込むことが行
われている。
【０００３】
【考案が解決しようとする課題】上述した従来の通信制
御装置においては、データ通信のフレーム構造の変換方
法として、或る特定の通信端末としての処理機能に加え
て、新たにフレーム構造変換機能を付加する必要があ
る。この付加機能は、通常、端末に組込まれているソフ
トウェアの改造により実現されることが多いが、ソフト
ウェアの改造には多大の費用と時間が必要となり、ま
た、端末にＣＰＵを搭載されていない低レベルの機能し
か有しない通信端末の場合には、このソフトウェアの改
造も実現不可能になるとともに、更に、端末の種類が多
い場合においては、種類の数だけソフトウェアの改造、
或いは機能付加を必要とするという欠点がある。
御装置においては、データ通信のフレーム構造の変換方
法として、或る特定の通信端末としての処理機能に加え
て、新たにフレーム構造変換機能を付加する必要があ
る。この付加機能は、通常、端末に組込まれているソフ
トウェアの改造により実現されることが多いが、ソフト
ウェアの改造には多大の費用と時間が必要となり、ま
た、端末にＣＰＵを搭載されていない低レベルの機能し
か有しない通信端末の場合には、このソフトウェアの改
造も実現不可能になるとともに、更に、端末の種類が多
い場合においては、種類の数だけソフトウェアの改造、
或いは機能付加を必要とするという欠点がある。
【０００４】また、通信能力の面についても、フレーム
構造変換そのものをソフトウェアにより実行するため
に、多大の実行時間を必要とし、通信効率を低下させる
という欠点がある。
構造変換そのものをソフトウェアにより実行するため
に、多大の実行時間を必要とし、通信効率を低下させる
という欠点がある。
【０００５】
【課題を解決するための手段】第１の考案の通信制御装
置は、所定のデータ通信回線からのシリアル・データを
受信して出力するレシーバ回路と、前記レシーバ回路よ
り出力されるシリアル・データを入力し、当該シリアル
・データをパラレル・データに変換して出力するととも
に、当該シリアル・データの受信タイミングより、受信
制御のタイミングを規制する所定の基準信号を抽出して
出力するＳ／Ｐ（シリアル／パラレル）コンバータと、
前記基準信号の入力を受けて、基準タイミング信号を生
成して出力するタイミング・ジェネレータと、前記Ｓ／
Ｐコンバータより出力されるパラレル・データを入力
し、前記基準タイミング信号を介して格納するＦＩＦＯ
メモリと、予め前記パラレル・データのフレーム変換用
のコードを設定しておくフレームヘッダー・デリミタ設
定回路と、前記ＦＩＦＯメモリより出力されるパラレル
・データを入力し、前記基準タイミング信号を介して、
前記フレームヘッダー・デリミタ設定回路より出力され
るコードに従って、当該パラレル・データのフレームを
検出するフレーム検出回路と、予め前記パラレル・デー
タに対応するフレーム変換条件を設定しておくフレーム
変換条件入力回路と、前記フレーム検出回路より出力さ
れるパラレル・データを入力し、前記基準タイミング信
号を介して、前記フレーム変換条件に従って、当該パラ
レル・データのフレーム構造を変換するフレーム変換回
路と、前記フレーム変換回路より出力されるパラレル・
データを入力し、前記基準タイミング信号を介して、当
該パラレル・データをシリアル・データに変換して出力
するＰ／Ｓ（パラレル／シリアル）コンバータと、前記
Ｐ／Ｓコンバータより出力されるシリアル・データを入
力し、所定のデータ通信回線に送出するドライバ回路
と、を備えて構成される。
置は、所定のデータ通信回線からのシリアル・データを
受信して出力するレシーバ回路と、前記レシーバ回路よ
り出力されるシリアル・データを入力し、当該シリアル
・データをパラレル・データに変換して出力するととも
に、当該シリアル・データの受信タイミングより、受信
制御のタイミングを規制する所定の基準信号を抽出して
出力するＳ／Ｐ（シリアル／パラレル）コンバータと、
前記基準信号の入力を受けて、基準タイミング信号を生
成して出力するタイミング・ジェネレータと、前記Ｓ／
Ｐコンバータより出力されるパラレル・データを入力
し、前記基準タイミング信号を介して格納するＦＩＦＯ
メモリと、予め前記パラレル・データのフレーム変換用
のコードを設定しておくフレームヘッダー・デリミタ設
定回路と、前記ＦＩＦＯメモリより出力されるパラレル
・データを入力し、前記基準タイミング信号を介して、
前記フレームヘッダー・デリミタ設定回路より出力され
るコードに従って、当該パラレル・データのフレームを
検出するフレーム検出回路と、予め前記パラレル・デー
タに対応するフレーム変換条件を設定しておくフレーム
変換条件入力回路と、前記フレーム検出回路より出力さ
れるパラレル・データを入力し、前記基準タイミング信
号を介して、前記フレーム変換条件に従って、当該パラ
レル・データのフレーム構造を変換するフレーム変換回
路と、前記フレーム変換回路より出力されるパラレル・
データを入力し、前記基準タイミング信号を介して、当
該パラレル・データをシリアル・データに変換して出力
するＰ／Ｓ（パラレル／シリアル）コンバータと、前記
Ｐ／Ｓコンバータより出力されるシリアル・データを入
力し、所定のデータ通信回線に送出するドライバ回路
と、を備えて構成される。
【０００６】なお、第２の考案の通信制御装置は、所定
のデータ通信回線からのシリアル・データを受信して出
力する第１のレシーバ回路と、所定のハンドシェイク用
制御線からのハンドシェイク信号を受信して出力する第
２のレシーバ回路と、前記第１のレシーバ回路より出力
されるシリアル・データを入力し、当該シリアル・デー
タをパラレル・データに変換して出力するとともに、当
該シリアル・データの受信タイミングより、受信制御の
タイミングを規制する所定の基準信号を抽出して出力す
るＳ／Ｐ（シリアル／パラレル）コンバータと、前記基
準信号の入力を受けて、基準タイミング信号を生成して
出力するとともに、前記第２のレシーバ回路より出力さ
れるハンドシェイク信号を入力して出力するタイミング
・ジェネレータと、前記Ｓ／Ｐコンバータより出力され
るパラレル・データを入力し、前記基準タイミング信号
を介して格納するＦＩＦＯメモリと、予め前記パラレル
・データのフレーム変換用のコードを設定しておくフレ
ームヘッダー・デリミタ設定回路と、前記ＦＩＦＯメモ
リより出力されるパラレル・データを入力し、前記基準
タイミング信号を介して、前記フレームヘッダー・デリ
ミタ設定回路より出力されるコードに従って、当該パラ
レル・データのフレームを検出するフレーム検出回路
と、予め前記パラレル・データに対応するフレーム変換
条件を設定しておくフレーム変換条件入力回路と、前記
フレーム検出回路より出力されるパラレル・データを入
力し、前記基準タイミング信号を介して、前記フレーム
変換条件に従って、当該パラレル・データのフレーム構
造を変換するフレーム変換回路と、前記フレーム変換回
路より出力されるパラレル・データを入力し、前記基準
タイミング信号を介して、当該パラレル・データをシリ
アル・データに変換して出力するＰ／Ｓ（パラレル／シ
リアル）コンバータと、前記Ｐ／Ｓコンバータより出力
されるシリアル・データを入力し、所定のデータ通信回
線に送出する第１のドライバ回路と、前記タイミング・
ジェネレータより出力される前記ハンドシェイク信号を
入力し、前記第１のドライバ回路によるシリアル・デー
タの送出が終了するまでの間、継続して当該ハンドシェ
イク信号をハンドシェイク用制御線に送出する第２のド
ランイバ回路と、を備えて構成される。
のデータ通信回線からのシリアル・データを受信して出
力する第１のレシーバ回路と、所定のハンドシェイク用
制御線からのハンドシェイク信号を受信して出力する第
２のレシーバ回路と、前記第１のレシーバ回路より出力
されるシリアル・データを入力し、当該シリアル・デー
タをパラレル・データに変換して出力するとともに、当
該シリアル・データの受信タイミングより、受信制御の
タイミングを規制する所定の基準信号を抽出して出力す
るＳ／Ｐ（シリアル／パラレル）コンバータと、前記基
準信号の入力を受けて、基準タイミング信号を生成して
出力するとともに、前記第２のレシーバ回路より出力さ
れるハンドシェイク信号を入力して出力するタイミング
・ジェネレータと、前記Ｓ／Ｐコンバータより出力され
るパラレル・データを入力し、前記基準タイミング信号
を介して格納するＦＩＦＯメモリと、予め前記パラレル
・データのフレーム変換用のコードを設定しておくフレ
ームヘッダー・デリミタ設定回路と、前記ＦＩＦＯメモ
リより出力されるパラレル・データを入力し、前記基準
タイミング信号を介して、前記フレームヘッダー・デリ
ミタ設定回路より出力されるコードに従って、当該パラ
レル・データのフレームを検出するフレーム検出回路
と、予め前記パラレル・データに対応するフレーム変換
条件を設定しておくフレーム変換条件入力回路と、前記
フレーム検出回路より出力されるパラレル・データを入
力し、前記基準タイミング信号を介して、前記フレーム
変換条件に従って、当該パラレル・データのフレーム構
造を変換するフレーム変換回路と、前記フレーム変換回
路より出力されるパラレル・データを入力し、前記基準
タイミング信号を介して、当該パラレル・データをシリ
アル・データに変換して出力するＰ／Ｓ（パラレル／シ
リアル）コンバータと、前記Ｐ／Ｓコンバータより出力
されるシリアル・データを入力し、所定のデータ通信回
線に送出する第１のドライバ回路と、前記タイミング・
ジェネレータより出力される前記ハンドシェイク信号を
入力し、前記第１のドライバ回路によるシリアル・デー
タの送出が終了するまでの間、継続して当該ハンドシェ
イク信号をハンドシェイク用制御線に送出する第２のド
ランイバ回路と、を備えて構成される。
【０００７】なお、前記フレームヘッダー・デリミタ設
定回路におけるフレーム変換用のコードの設定をＤＩＰ
スイッチを用いて行い、前記フレーム変換条件入力回路
における変換入力条件の設定を、ＤＩＰスイッチとマト
リクス・スイッチの組合せによって行うか、または専用
コンパイラ等を用いて当該変換内容を簡易ルール言語に
変換する手法により行うようにしてもよい。
定回路におけるフレーム変換用のコードの設定をＤＩＰ
スイッチを用いて行い、前記フレーム変換条件入力回路
における変換入力条件の設定を、ＤＩＰスイッチとマト
リクス・スイッチの組合せによって行うか、または専用
コンパイラ等を用いて当該変換内容を簡易ルール言語に
変換する手法により行うようにしてもよい。
【０００８】
【実施例】次に、本考案について図面を参照して説明す
る。
る。
【０００９】図１は本考案の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、レシ
ーバ回路１と、Ｓ／Ｐコンバータ２と、タイミング・ジ
ェネレータ３と、ＦＩＦＯメモリ４と、フレーム検出回
路５と、フレーム・ヘッダー・デリミタ設定回路６と、
フレーム変換回路７と、フレーム変換条件入力回路８
と、Ｐ／Ｓコンバータ９と、ドライバ回路１０とを備え
て構成される。
ク図である。図１に示されるように、本実施例は、レシ
ーバ回路１と、Ｓ／Ｐコンバータ２と、タイミング・ジ
ェネレータ３と、ＦＩＦＯメモリ４と、フレーム検出回
路５と、フレーム・ヘッダー・デリミタ設定回路６と、
フレーム変換回路７と、フレーム変換条件入力回路８
と、Ｐ／Ｓコンバータ９と、ドライバ回路１０とを備え
て構成される。
【００１０】図１は、本実施例が１データ回線のみに対
応して構成された場合のブロック図で、所定のデータ回
線より入力されるシリアル・データ１０１は、レシーバ
回路１において受信され、即座にＳ／Ｐコンバータ２に
送られる。Ｓ／Ｐコンバータ２においては、シリアル・
データは８ビットのパラレル・データに変換され、ＦＩ
ＦＯメモリ４に送出されるとともに、シリアル・データ
の受信タイミングから抽出された基本信号が出力され、
タイミング・ジェネレータ３に送られる。
応して構成された場合のブロック図で、所定のデータ回
線より入力されるシリアル・データ１０１は、レシーバ
回路１において受信され、即座にＳ／Ｐコンバータ２に
送られる。Ｓ／Ｐコンバータ２においては、シリアル・
データは８ビットのパラレル・データに変換され、ＦＩ
ＦＯメモリ４に送出されるとともに、シリアル・データ
の受信タイミングから抽出された基本信号が出力され、
タイミング・ジェネレータ３に送られる。
【００１１】一旦、ＦＩＦＯメモリ４に格納された前記
パラレル・データは、８ビットずつフレーム検出回路５
に送付され、フレーム検出回路５においては当該フレー
ムの検出が実行される。このフレーム検出は、タイミン
グ・ジェネレータ３から送られてくる基準タイミング信
号を介して、予めフレームヘッダー・デリミタ設定回路
６により設定されたコードに従って実行される。次に、
検出されたフレームはフレーム変換回路７に入力され、
同様に、タイミング・ジェネレータ３から送られてくる
基準タイミング信号を介して、予めフレーム変換条件入
力回路８により設定されている方式に従って変換され
る。通常フレーム変換回路７においては、受信されたフ
レームをメモリ上に展開し、図２に示されるように、フ
レーム構造の変換、コードの変換、そしてフレーム長の
変更等が実行される。フレーム変換回路７から出力され
るパラレル・データは、Ｐ／Ｓコンバータ９に入力さ
れ、Ｐ／Ｓコンバータ９において、タイミング・ジェネ
レータ３から送られてくる基準タイミング信号を介して
シリアル・データに変換され、ドライバ回路１０を経由
してデータ回線上に出力される。
パラレル・データは、８ビットずつフレーム検出回路５
に送付され、フレーム検出回路５においては当該フレー
ムの検出が実行される。このフレーム検出は、タイミン
グ・ジェネレータ３から送られてくる基準タイミング信
号を介して、予めフレームヘッダー・デリミタ設定回路
６により設定されたコードに従って実行される。次に、
検出されたフレームはフレーム変換回路７に入力され、
同様に、タイミング・ジェネレータ３から送られてくる
基準タイミング信号を介して、予めフレーム変換条件入
力回路８により設定されている方式に従って変換され
る。通常フレーム変換回路７においては、受信されたフ
レームをメモリ上に展開し、図２に示されるように、フ
レーム構造の変換、コードの変換、そしてフレーム長の
変更等が実行される。フレーム変換回路７から出力され
るパラレル・データは、Ｐ／Ｓコンバータ９に入力さ
れ、Ｐ／Ｓコンバータ９において、タイミング・ジェネ
レータ３から送られてくる基準タイミング信号を介して
シリアル・データに変換され、ドライバ回路１０を経由
してデータ回線上に出力される。
【００１２】上記のフレームヘッダー・デミリタ設定回
路６は、ＤＩＰスイッチ等により、簡単にヘッダー・デ
ミリタの設定ならびに変更を行うことが可能であり、ま
た、フレーム変換条件入力回路８は、フレーム内のデー
タ送出順序の変換、コードそのものの変更、およびフレ
ームの延長ならびに延長された際の付加データの設定等
をも実行する。これらの設定は多岐に亘るため、専用コ
ンパイラー等により変換内容を簡易ルール言語に変換
し、フレーム変換条件入力回路８に与えるようにすると
効率がよくなる。勿論、ＤＩＰスイッチとマトリクス・
スイッチの組合せによっても実現可能である。
路６は、ＤＩＰスイッチ等により、簡単にヘッダー・デ
ミリタの設定ならびに変更を行うことが可能であり、ま
た、フレーム変換条件入力回路８は、フレーム内のデー
タ送出順序の変換、コードそのものの変更、およびフレ
ームの延長ならびに延長された際の付加データの設定等
をも実行する。これらの設定は多岐に亘るため、専用コ
ンパイラー等により変換内容を簡易ルール言語に変換
し、フレーム変換条件入力回路８に与えるようにすると
効率がよくなる。勿論、ＤＩＰスイッチとマトリクス・
スイッチの組合せによっても実現可能である。
【００１３】図３は、本発明の第２の実施例を示すブロ
ック図である。図３に示されるように、本実施例は、レ
シーバ回路１および１１と、Ｓ／Ｐコンバータ２と、タ
イミング・ジェネレータ３と、ＦＩＦＯメモリ４と、フ
レーム検出回路５と、フレーム・ヘッダー・デリミタ設
定回路６と、フレーム変換回路７と、フレーム変換条件
入力回路８と、Ｐ／Ｓコンバータ９と、ドライバ回路１
０および１２とを備えて構成される。
ック図である。図３に示されるように、本実施例は、レ
シーバ回路１および１１と、Ｓ／Ｐコンバータ２と、タ
イミング・ジェネレータ３と、ＦＩＦＯメモリ４と、フ
レーム検出回路５と、フレーム・ヘッダー・デリミタ設
定回路６と、フレーム変換回路７と、フレーム変換条件
入力回路８と、Ｐ／Ｓコンバータ９と、ドライバ回路１
０および１２とを備えて構成される。
【００１４】本実施例は、データの送受信に対応して、
データ回線と制御回線とを併用して実行する場合に適用
される一実施例である。通常ＲＳ−２３２Ｃ等において
は、データ回線の他に送信イネーブル／ディセーブル信
号、または受信イネーブル／ディセーブル信号等のハン
ドシェイク用制御線が使用される場合があるが、図３に
示される第２の実施例においては、データ回線上にデー
タを送信する際に、受信端末側にデータの送出を禁止す
る送信ディセーブル信号をレシーバ回路１１において受
信し、この送信ディセーブル信号は即座にタイミング・
ジェネレータ３に伝達される。タイミング・ジェネレー
タ３においては、送信ディセーブル信号を受けて、Ｐ／
Ｓコンバータ９において最後のデータに対するシリアル
・データ変換が行われ、その送信が終了するまでの間、
継続してドライバ回路１２を経由して、その送信ディセ
ーブル信号がデータ回線に送出される。これにより、デ
ータ回線におけるフレーム構造変換の遅延によるハンド
シェイク信号の乱れが防止され、正常なデータ送受信が
実現される。なお、その他の構成要素に関連する動作に
ついては、第１の実施例の場合と同様である。
データ回線と制御回線とを併用して実行する場合に適用
される一実施例である。通常ＲＳ−２３２Ｃ等において
は、データ回線の他に送信イネーブル／ディセーブル信
号、または受信イネーブル／ディセーブル信号等のハン
ドシェイク用制御線が使用される場合があるが、図３に
示される第２の実施例においては、データ回線上にデー
タを送信する際に、受信端末側にデータの送出を禁止す
る送信ディセーブル信号をレシーバ回路１１において受
信し、この送信ディセーブル信号は即座にタイミング・
ジェネレータ３に伝達される。タイミング・ジェネレー
タ３においては、送信ディセーブル信号を受けて、Ｐ／
Ｓコンバータ９において最後のデータに対するシリアル
・データ変換が行われ、その送信が終了するまでの間、
継続してドライバ回路１２を経由して、その送信ディセ
ーブル信号がデータ回線に送出される。これにより、デ
ータ回線におけるフレーム構造変換の遅延によるハンド
シェイク信号の乱れが防止され、正常なデータ送受信が
実現される。なお、その他の構成要素に関連する動作に
ついては、第１の実施例の場合と同様である。
【００１５】
【考案の効果】以上説明したように、本考案は、通信端
末におけるフレーム構造変換を簡易なスイッチの設定に
より実現することにより、フレーム構造変換を目的とす
るソフトウェアの改造作業を排除することを可能にする
とともに、フレーム変換に要する時間を短縮することに
より、通信速度を改善することができるという効果があ
る。
末におけるフレーム構造変換を簡易なスイッチの設定に
より実現することにより、フレーム構造変換を目的とす
るソフトウェアの改造作業を排除することを可能にする
とともに、フレーム変換に要する時間を短縮することに
より、通信速度を改善することができるという効果があ
る。
【図１】本考案の第１の実施例を示すブロック図であ
る。
る。
【図２】本考案の第１の実施例におけるフレーム構造変
換例を示す図である。
換例を示す図である。
【図３】本考案の第２の実施例を示すブロック図であ
る。
る。
１，１１ レシーバ回路 ２ Ｓ／Ｐコンバータ ３ タイミング・ジェネレータ ４ ＦＩＦＯメモリ ５ フレーム検出回路 ６ フレームヘッダー・デリミタ設定回路 ７ フレーム変換回路 ８ フレーム変換条件入力回路 ９ Ｐ／Ｓコンバータ １０，１２ ドライバ回路
Claims (3)
- 【請求項１】 所定のデータ通信回線からのシリアル・
データを受信して出力するレシーバ回路と、 前記レシーバ回路より出力されるシリアル・データを入
力し、当該シリアル・データをパラレル・データに変換
して出力するとともに、当該シリアル・データの受信タ
イミングより、受信制御のタイミングを規制する所定の
基準信号を抽出して出力するＳ／Ｐ（シリアル／パラレ
ル）コンバータと、 前記基準信号の入力を受けて、基準タイミング信号を生
成して出力するタイミング・ジェネレータと、 前記Ｓ／Ｐコンバータより出力されるパラレル・データ
を入力し、前記基準タイミング信号を介して格納するＦ
ＩＦＯメモリと、 予め前記パラレル・データのフレーム変換用のコードを
設定しておくフレームヘッダー・デリミタ設定回路と、 前記ＦＩＦＯメモリより出力されるパラレル・データを
入力し、前記基準タイミング信号を介して、前記フレー
ムヘッダー・デリミタ設定回路より出力されるコードに
従って、当該パラレル・データのフレームを検出するフ
レーム検出回路と、 予め前記パラレル・データに対応するフレーム変換条件
を設定しておくフレーム変換条件入力回路と、 前記フレーム検出回路より出力されるパラレル・データ
を入力し、前記基準タイミング信号を介して、前記フレ
ーム変換条件に従って、当該パラレル・データのフレー
ム構造を変換するフレーム変換回路と、 前記フレーム変換回路より出力されるパラレル・データ
を入力し、前記基準タイミング信号を介して、当該パラ
レル・データをシリアル・データに変換して出力するＰ
／Ｓ（パラレル／シリアル）コンバータと、 前記Ｐ／Ｓコンバータより出力されるシリアル・データ
を入力し、所定のデータ通信回線に送出するドライバ回
路と、 を備えることを特徴とする通信制御装置。 - 【請求項２】 所定のデータ通信回線からのシリアル・
データを受信して出 力する第１のレシーバ回路と、 所定のハンドシェイク用制御線からのハンドシェイク信
号を受信して出力する第２のレシーバ回路と、 前記第１のレシーバ回路より出力されるシリアル・デー
タを入力し、当該シリアル・データをパラレル・データ
に変換して出力するとともに、当該シリアル・データの
受信タイミングより、受信制御のタイミングを規制する
所定の基準信号を抽出して出力するＳ／Ｐ（シリアル／
パラレル）コンバータと、 前記基準信号の入力を受けて、基準タイミング信号を生
成して出力するとともに、前記第２のレシーバ回路より
出力されるハンドシェイク信号を入力して出力するタイ
ミング・ジェネレータと、 前記Ｓ／Ｐコンバータより出力されるパラレル・データ
を入力し、前記基準タイミング信号を介して格納するＦ
ＩＦＯメモリと、 予め前記パラレル・データのフレーム変換用のコードを
設定しておくフレームヘッダー・デリミタ設定回路と、 前記ＦＩＦＯメモリより出力されるパラレル・データを
入力し、前記基準タイミング信号を介して、前記フレー
ムヘッダー・デリミタ設定回路より出力されるコードに
従って、当該パラレル・データのフレームを検出するフ
レーム検出回路と、 予め前記パラレル・データに対応するフレーム変換条件
を設定しておくフレーム変換条件入力回路と、 前記フレーム検出回路より出力されるパラレル・データ
を入力し、前記基準タイミング信号を介して、前記フレ
ーム変換条件に従って、当該パラレル・データのフレー
ム構造を変換するフレーム変換回路と、 前記フレーム変換回路より出力されるパラレル・データ
を入力し、前記基準タイミング信号を介して、当該パラ
レル・データをシリアル・データに変換して出力するＰ
／Ｓ（パラレル／シリアル）コンバータと、 前記Ｐ／Ｓコンバータより出力されるシリアル・データ
を入力し、所定のデータ通信回線に送出する第１のドラ
イバ回路と、 前記タイミング・ジェネレータより出力される前記ハン
ドシェイク信号を入力 し、前記第１のドライバ回路によ
るシリアル・データの送出が終了するまでの間、継続し
て当該ハンドシェイク信号をハンドシェイク用制御線に
送出する第２のドランイバ回路と、 を備えることを特徴とする通信制御装置。 - 【請求項３】 前記フレームヘッダー・デリミタ設定回
路におけるフレーム変換用のコードの設定をＤＩＰスイ
ッチを用いて行い、前記フレーム変換条件入力回路にお
ける変換入力条件の設定を、ＤＩＰスイッチとマトリク
ス・スイッチの組合せによって行うか、または専用コン
パイラ等を用いて当該変換内容を簡易ルール言語に変換
する手法により行うことを特徴とする請求項１または請
求項２記載の通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991005024U JP2576965Y2 (ja) | 1991-02-08 | 1991-02-08 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991005024U JP2576965Y2 (ja) | 1991-02-08 | 1991-02-08 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04103046U JPH04103046U (ja) | 1992-09-04 |
| JP2576965Y2 true JP2576965Y2 (ja) | 1998-07-23 |
Family
ID=31735264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991005024U Expired - Lifetime JP2576965Y2 (ja) | 1991-02-08 | 1991-02-08 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576965Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2553638B2 (ja) * | 1988-06-20 | 1996-11-13 | 富士通株式会社 | パケット交換自己ルーチングモジュール |
| JPH0654901B2 (ja) * | 1989-02-08 | 1994-07-20 | 富士通株式会社 | フォーマット変換制御方式 |
| JPH04196633A (ja) * | 1990-11-26 | 1992-07-16 | Nippon Telegr & Teleph Corp <Ntt> | 信号変換回路 |
-
1991
- 1991-02-08 JP JP1991005024U patent/JP2576965Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04103046U (ja) | 1992-09-04 |
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