JPS61189025A - 直列・並列変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 直列形式のデータを一定データ幅の並列形式のデータに
変換する際、予め指定された特定符号については、並列
形・式のデータの境界位置にくるように変換を制御して
、その特定符号の検出処理を容易にする。

〔産業上の利用分野〕

本発明は、データの直列・並列変換方式に関するもので
あり、特にファクシミリ信号のような可変長符号列デー
タに適用した場合有効な直列・並列変換方式に関する。

〔従来の技術〕

たとえば−次元符号化方式（ＭＨ方式）のファクシミリ
システムでは、送信側の装置で画像１３号中のランレン
グスを可変長符号に変換してデータ圧縮を行い、直列形
式でデータを送信する。受信側の装置では、受信した直
列形式のデータを一定長の並列形式のデータに変換して
復元処理を行っている。

第２図は、このようなファクシミリ装置の送受信機構部
の概要構成を示したもので、２１はファクシミリ装置５
２２はモデム、２３は通信制御部。

２４はＤＭＡコントローラ、２５はメモリ、２６はＭＰ
Ｕ、２７は回線である。

ファクシミリ信号受信時の動作を説明すると。

回線２７からファクシミリ装置２１へ入力された信号は
、モデム２２で復調され、直列形式のデータとして通信
制御部２３に転送される。

通信制御部２３では、ＭＰＵ２６からＤＭＡ転送が指示
されているとき、この直列形式のデータを、ｎビット（
たとえば８ピッ日ずつ並列形式のデータに変換し、ＤＭ
Ａコントローラ２４の制御下で、メモリ２５の受信バッ
ファ領域へ転送する。

第３図は、第２図の通信制御部２３内に設けられている
直列・並列変換回路の構成例を示したもので、３１はｎ
ビ・ノドのシフトレジスタ、３２はｎビットのレジスタ
、３３は１　／　ｎ分周カウンタ。

３４はパスドライバである。

入力された直列形式データのビットは、クロックにした
がってｎビットのシフトレジスタ３１に順次シフト入力
される。１／ｎ分周カウンタ３３はクロックをｎ個カウ
ントするごとにキャリ　（オーバーフロー）を出力する
。

１　／　ｎ分周カウンタ３３から出力されたキャリは、
ｎビットのレジスタ３２に対するライトイネーブル信号
となって、このときのシフトレジスタ３１の内容がレジ
スタ３２に格納される。このキャリは、さらにＤＭＡコ
ントローラ（第２図）に対してデータ転送要求信号とし
て送出される。これに応答して、ＤＭＡコントローラか
ら転送許可信号が送出されると、バスドライバ３４が動
作し。

レジスタ３２のｎビットのデータが並列形式で送出され
る。

ところで−次元符号化方式では１次のような１２ビツト
のライン終端符号（以後ＥＯＬパターンという） “０００００００００００１” を用いて、ライン間の区切りを示している。

第４図の（ａ）、　　（ｂ）は、それぞれＥＯＬパター
ンを含む直列データを、８ビツト（ｎ＝８）幅の並列デ
ータに変換した２つの例を示している。

第４図の（ａ）は、ＥＯＬパターン中の“Ｉ”のｂｉｔ
が、変換された並列８ビツトのデータの最下位の桁位置
に来た場合であり、第４図の（ｂ）は“１”のｂｉｔが
上位から２桁の位置に来た場合を示している。

この場合、変換された８ビツトデータ中のＥＯＬパター
ン部分の値は、１６進表示で示すと１図（ａ）では“０
００１″となり１図（ｂ）では“・・・ＣＯＯ４・・”
となり、同じＥＯＬパターンでありながら不定となる。

これは、−次元符号化方式のデータ圧縮では。

画像信号中の白、黒のランレングスがその長さに応じて
各種の符号長をもつ符号（可変長符号）に変換されるた
め、ＥＯＬパターンの直前までの符号列長が入力画像に
よって異なるからである。このため、ビア）単位でＥＯ
Ｌパターンを検索する必要があった。

〔発明が解決しようとする問題点〕

可変長符号列からなる直列データから、特定の符号を検
出する従来の方式では、検出窓をデータ上で１ビツトず
つシフトしながらパターン比較を行う必要があり、処理
が複雑で時間もかかるという問題があった。

〔問題点を解決するための手段〕

本発明は、可変長符号列からなる直列データ中に含まれ
る特定の符号が、並列データ中で定まった位置をとり、
常に同一の値となるように、直列・並列変換を制御する
ものである。

そのため、入力された直列データを、その順次の一定数
のビットごとに並列データに変換して出力する直列・並
列変換回路と、この直列・並列変換回路と並列に、特定
符号検出回路を設け２通常の並列データ出力タイミング
とは別に、特定符号検出回路が特定符号を検出したタイ
ミングにも。

その時点での直列・並列変換回路にある並列データを強
制的に出力させるものである。

〔作用〕

第５図は２本発明方式により行われる直列・並列変換の
例を、第４図（ｂ）の従来方式による場合と対比できる
ように示したものである。なおｔ。

〜ｔＬ　３は、変換出力タイミングを表す。

第４図（ａ）の例の場合は１本発明方式によっても通常
の変換出力タイミングとＥＯＬパターン検出タイミング
とが一致するため、同じ結果が得られるので図示省略す
る。

第５図の例の場合は９通常の変換出力タイミングｔ３の
２クロツク後に、ＥＯＬパターン検出タイミングｔ＋、
が生じるため、ｔ、の並列データ“ｏｏｏｏｏｏｏｏ”
出力に続いて、ｔ′３に並列形式データ″ｏｏｏｏｏｏ
ｏｔ”が出力される。

直列データ上でＥＯＬパターンがどのような位置にあっ
ても、ＥＯＬパターン検出タイミングで出力される並列
データのＥＯＬパターン部分は。

常に同じ値“０００００００１”となり、バイト処理だ
けで容易に識別可能となる。

〔実施例〕

以下に１本発明の詳細を実施例にしたがって説明する。

第１図は９本発明方式の１実施例回路の構成図である。

図において、１は直列・並列変換回路。

２は８ビツトシフトレジスタ、３は８ビツトレジスタ、
４は１／８分周カウンタ、５はバスドライバ、６はＥＯ
Ｌパターン検出回路、７はＯＲゲートを示す。

直列・並列変換回路１部分は、第３図に示した従来例の
回路とほぼ同一機能をもっている。すなわち、８ビツト
シフトレジスタ２は、１／８分周カウンタ４の制御のも
とに、連続的に入力される直列データを順次８ビツトず
つ切り出して並列データに変換し、８ビツトレジスタ３
に格納する。

このとき、同時にＤＭＡコントローラへ転送要求信号を
送出する。ＤＭＡコントローラから転送許可信号が与え
られると、バスドライバ５を介して８ビツトレジスタか
らバスへ並列データが読み出されメモリへ送出される。

ＥＯＬパターン検出回路６は９本発明に特有の回路であ
り、１２ビツトシフトレジスタ６１と。

比較回路６２と、ＥＯＬパターン回路６３とで構成され
ている。

１２ビツトシフトレジスタ６１は、入力された直列デー
タを、順次１２ビツトの並列データに変換し、比較回路
６２に印加する。

比較回路６２は、１２ビツトシフトレジスタ６１から印
加される１２ビツトの並列データとＥＯＬパターン回路
６３から印加される１２ビツトのＥＯＬパターンとをク
ロックごとに比較し、一致が検出されたとき、すなわち
、入力された直列データ中のＥＯＬパターンを検出した
とき、ＯＲゲート７を介して８ビツトレジスタ３をライ
トイネーブル化し、このときの８ビツトシフトレジスタ
２の内容で８ビツトレジスタ３の内容を更新する。

さらに１／８分周カウンタ４をリセットし、またＤＭＡ
コントローラへ転送要求信号を送出する。

そして転送許可信号が返されたとき、バスドライバ５を
イネーブル化して、８ビツトレジスタ３の内容を並列デ
ータ形式でバスへ送出させる。以後。

再び通常の動作に戻る。

なお本発明は、ファクシミリ装置におけるＥＯＬパター
ンの検出処理に有用なものであるが、これに限られるも
のではなく、任意のビット数の並列データと、任意の特
定パターン検出とに適用可能である。

〔発明の効果〕

以上のように本発明によれば、可変長符号列からなる直
列データの直列・並列変換後に行われる特定パターンの
符号の検出処理が、たとえばバイト処理で実行できるた
め極めて容易になり、プログラムが簡単化されるととも
に、処理時間も短縮することができる。

【図面の簡単な説明】

第１図は本発明の１実施例回路の構成図、第２図はファ
クシミリ装置の概要図、第３図は第２図のファクシミリ
装置中で用いられている従来の直列・並列変換回路の構
成図、第４図は従来方式による直列・並列変換例の説明
図、第５図は本発明方式による直列・並列変換例の説明
図である。 第１図において、１は直列・並列変換回路、２は８ビツ
トシフトレジスタ、３は８ビツトレジスタ、４は１／８
分周カウンタ、５はバスドライバ。 ６はＥＯＬパターン検出回路を示す。

Claims (1)

【特許請求の範囲】
1. 連続的に入力された直列形式のデータを所定のデータ幅
   の並列形式のデータに変換する直列・並列変換回路と、
   上記連続的に入力された直列形式のデータを監視して予
   め定められた特定パターンの符号を検出する特定符号検
   出回路とをそなえ、上記直列・並列変換回路は連続的に
   入力された直列形式のデータのビット数を計数し、その
   計数値が所定のデータ幅のビット数に一致した時点で、
   直前までに入力された所定のデータ幅に対応するビット
   数のデータを並列形式のデータとして出力し、また上記
   特定符号検出回路が特定符号を検出した時点でも、その
   直前までに入力された所定のデータ幅に対応するビット
   数のデータを並列形式のデータとして出力することを特
   徴とする直列・並列変換方式。