JPS6362432A - パケツト交換システム - Google Patents

パケツト交換システム

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Publication number
JPS6362432A
JPS6362432A JP61206967A JP20696786A JPS6362432A JP S6362432 A JPS6362432 A JP S6362432A JP 61206967 A JP61206967 A JP 61206967A JP 20696786 A JP20696786 A JP 20696786A JP S6362432 A JPS6362432 A JP S6362432A
Authority
JP
Japan
Prior art keywords
switch
data
packet
circuit
outgoing line
Prior art date
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Pending
Application number
JP61206967A
Other languages
English (en)
Inventor
So Sakakibara
榊原 宗
Tatsuro Takahashi
達郎 高橋
Shiro Kikuchi
史郎 菊地
Hideki Kataoka
秀樹 片岡
Naoaki Yamanaka
直明 山中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP61206967A priority Critical patent/JPS6362432A/ja
Publication of JPS6362432A publication Critical patent/JPS6362432A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は交換システムに係り、特に、データをパケッ
トと呼ばれる任意の長さのブロックに区切り、このパケ
ット単位に交換を行うパケット交換システムに関する。
[従来の技術] 従来、パケットスイッチとしては、バスマトリックスス
イッチがあった。
第5図は、バスマトリックススイッチの構成例を示すも
のである。このバスマトリックススイッチは、入回線か
らの人力パケットに必要な処理を施す入力処理装置10
1と、出回線側の衝突を避けるために、各クロスポイン
トにおいてパケットを一時蓄積するバ′ツファ102と
、バッファ102の制御を行う制御回路103と、各ク
ロスポイントの制御回路103に送信権を与えるバス制
御回路104と、出力処理装置105とを有する。
[発明が解決しようとする問題点] ところで、上述した従来のバスマトリックススイッチに
おいては、マトリックス規模の拡張に伴い、バッファ量
が収容回線数の2乗で増大する。
従って、大容量のマトリックススイッチを構成すること
が困難であり、また、ハード量が多いために、スイッチ
のLSI化が困難であるという欠点があった。
この発明は、このような背景の下になされたもので、L
 S I化が可能な大容量スイッチを備えたパケット交
換システムを提供することを目的とする。
[問題点を解決するための手段] 上記問題点を解決するためにこの発明は、複数の入回線
と複数の出回線とを収容し、データをパケットと呼ばれ
る任意の長さのブロックに区切り、前記入回線のいずれ
かより入力されるパケットを、前記出回線の中の任意の
回線に送出することによりパケット交換を行うパケット
交換システムにおいて、それぞれが前記入回線群の内の
一部の回線を収容し、かつマトリックス状に配置された
複数の小容量スイッチと、前記小容量スイッチの出力側
に接続され、前記小容量スイッチから出力されたデータ
を多重化して前記出回線に供給するパケット多重化回路
とから大容量スイッチを構成したことを特徴とする。
[作用] 上記構成によれば、大容量マトリックススイッチを分割
し、マトリックス状に配置した小容量スイッチと、多重
化回路とによって大容量スイッチを構成することができ
る。また、小容量スイッチと多重化回路のハード量が減
るため、これら各々をLSI化することが可能となる。
よって、大容量スイッチを経済的に実現できる。
[実施例] 以下、図面を参照して、本発明の詳細な説明する。
第1図は、この発明の一実施例の構成を示すブロック図
である。この実施例は、入方路数NXM。
出方路数NXMの構成となっている。
図において、201は入回線からの人力パケットに必要
な処理を施す入力処理装置、202は出回線への出力パ
ケットに必要な処理を施す出力処理装置であり、各々N
XM個設けられている。また、203は、M行×M列の
マトリックス状に配置された小容量スイッチであり、各
小容量スイッチ203は、入線数、出線数ともN本とな
っている。そして、行を同じくするM個の小容量スイッ
チ203の各入線は、N個の入力処理装置201の出力
端にそれぞれ共通接続されている。また、列を同じくす
るM個の小容量スイッチ203の各出線は、N個のM−
1多重化回路204の入力側にそれぞれ接続されている
。ここで、M−1多重化回路204は、M入力をl出力
に多重化するものである。
次に、第2図および第3図を参照して、小容量スイッチ
203と多重化回路204の構成を説明する。なお、こ
れらの小容量スイッチ203および多重化回路204が
、各々IチップのLSIとして形成される。
(1)小容量スイッチ203(第2図)上記小容量スイ
ッチ203は、N入方路のいずれかより入力されたパケ
ットを、N出方路のいずれかに出力するもので、第2図
に示す構成になっている。
第2図において、301はN個の入力回路である。入力
回路301から入力されたパケットは、時分割的多重化
回路302によって多重化され、バッファメモリ303
に逐次書き込まれる。この書き込み時に、バッファメモ
リ303のアドレスを指定するのが、アドレス制御回路
304である。
すなわち、アドレス制御回路304は、パケットのヘッ
ダから出回線番号を読み取り、この出回線がこの小容量
スイッチに収容されていれば、バッファメモリ303の
アドレスを決定し、このアドレスにパケットデータを書
き込む。また、出回線毎に設けられたキ・ニーにバッフ
ァをつなげ、待ち行列を作る。この場合、バッファメモ
リ303のアドレスは、クロックを計数するカウンタ3
05から供給される信号によって、順次更新されるよう
になってい゛る。
分離回路306は、キューにデータがつながっており、
かっこのキューに対応する出回線が空きの時に、アドレ
ス制御回路304によって指定された、バッファメモリ
303のアドレスからデータを読み出し、出回線別に分
離する。そして、分離したデータを各出力回路307に
送出する。
上記データの送出が終了すると、送信制御回路308は
、アドレス制御回路304に、次のアドレスのデータを
読み出させる。こうして、バッファメモリ303のデー
タが順次読み出され、パケット交換が実行される。
更に具体的に説明する。 例えば、第2図に示すように
、入力回路301の#1には、出力回路307の#N宛
のデータAが入力され、入力回路301の#Nには、出
力回路307の#1宛のデータBが入力されたとする。
これらのデータA。
Bは、時分割的多重化回路302によって多重化され、
バッファメモリ303に記憶される。この場合、データ
が書き込まれたバッファメモリは、出回線毎に設けられ
たキューにつながれる。キューにつながれたデータは、
時分割的に読み出されて分離回路306で振り分けられ
、データBは出力回路307の#lへ、データAは出力
回路307の#Nへ送出され、パケット交換が実行され
る。
(2)多重化回路204(第3図) 上記多重化回路204は、各出回線毎に1個ずつ設けら
れ、列を同じくするM個の小容量スイッチ203から供
給されるデータを、時分割的に多重化するものであり、
第3図に示す構成となっている。
第3図において、401は、M個の入力回路である。入
力回路401を通して供給されたパケットデータ(例え
ば、第3図のA、B)は、いずれも同一の出回線#m宛
のパケットであり、これらは、時分割的多重化回路40
2によって多重化される。
多重化されたデー°夕は、バッファメモリ403に送ら
れ、アドレス制御回路404によって指定されたアドレ
スに書き込まれる。すなわち、アドレス制御回路404
は、受信制御回路406からの処理要求によって、バッ
ファメモリ403内の空きバッファをみつけて、データ
の書き込みアドレスを決定し、このアドレスにデータを
書き込む。
また、パケットのヘッダから入力回路401の番号を読
み取り、入力回路毎に設けられたキューにバッファをつ
なげ、待ち行列を作る。ここで、バッファメモリ403
のアドレスは、クロックを計数するカウンタ405から
供給される信号によって、順次更新されるようになって
いる。
上記受信制御回路406は、第2図の送信制御回路30
8と接続され、ハンドシェーク等の通信制御を行う。こ
れにより、第2図の出力回路307から第3図の入力回
路401へは、データ転送要求が発生したときに、非同
期で送られるようになっている。
バッファメモリ403に記憶されたデータは、出力回路
407によって順次読み出されて、ヘッダを付され(第
3図の1−11.H2)、第1図の出力処理装置202
を経由して、目的の出回線に送出される。
次に、本実施例の動作を説明する。
第1図の入回線から人力されたパケットは、人力処理装
置201を介して、同じ行のM個の小容量スイッチ20
3に並列に入力される。各小容量スイッチ203は、パ
ケットのヘッダから出回線を読み取り、この出回線が収
容された小容量スイッチ203のみがデータを取り込む
取り込まれたデータは、バッファメモリ303に書き込
まれ、ヘッダで指定された出方路に、時分割的に出力さ
れる。この小容量スイッチ203から出力されたパケッ
トは、出回線単位に設置されている多重化回路204に
送られる。多重化回路204は、各小容量スイッチ20
3から送られてきたデータをバッファメモリ403に書
き込み、出力回路407でヘッダ等を付加してパケット
化し、出回線に送出する。
本実施例によれば、収容回線の一部をまとめて、1つの
バッファメモリに書き込むので、バッファメモリの共用
化が図れる。これにより、バッファメモリのハード量を
減らすことができ、LSI化が容易となる。また、大容
量のスイッチの提供が可能となる。
第4図は、収容回線数が更に増えた場合に好適な、本発
明の池の実施例である。この構成では、M行×M列のマ
トリックス状に配置された小容量スイッチ203をL行
ずつに分割して、M/L個のマトリックス群を作り(第
4図では、最初と最後のマトリックス群だけが示されて
いる)、各マトリックス群毎に、NXM個のL−1多重
化回路204を設けている。そして、各群のL −1多
重化回路204の出力を、NXM個のM / L−1多
重化回路204によって多重化し、NXM個の出力処理
装置202を介して、出回線に送出している。
このように、収容回線が増加した場合は、多重化回路を
多段に接続することによって、大容量化に対処すること
ができる。
[発明の効果] 以上説明したように、この発明は、小容量スイッチと多
重化回路とを組み合わせてパケットスイッチを構成した
ので、各小容量スイッチ、および各多重化回路をそれぞ
れLSI化することができる。
これにより、大容量スイッチを経済的に提供できるとい
う利点が得られる。
【図面の簡単な説明】
第1図はこの発明の一実施例の構成を示すブロック図、
第2図は小容量スイッチの構成を示すブロック図、第3
図は多重化回路の構成を示すブロック、第4図はこの発
明の他の実施例の構成を示すブロック、第5図は従来の
バスマトリックススイッチの構成を示すブロック図であ
る。 203・・・・・・小容量スイッチ、204・・・・・
・多重化回路。

Claims (1)

  1. 【特許請求の範囲】 複数の入回線と複数の出回線とを収容し、データをパケ
    ットと呼ばれる任意の長さのブロックに区切り、前記入
    回線のいずれかより入力されるパケットを、前記出回線
    の中の任意の回線に送出することによりパケット交換を
    行うパケット交換システムにおいて、 それぞれが前記入回線群の内の一部の回線を収容し、か
    つマトリックス状に配置された複数の小容量スイッチと
    、 前記小容量スイッチの出力側に接続され、前記小容量ス
    イッチから出力されたデータを多重化して前記出回線に
    供給するパケット多重化回路とから大容量スイッチを構
    成したことを特徴とするパケット交換システム。
JP61206967A 1986-09-03 1986-09-03 パケツト交換システム Pending JPS6362432A (ja)

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JP61206967A JPS6362432A (ja) 1986-09-03 1986-09-03 パケツト交換システム

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ID=16531967

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JP61206967A Pending JPS6362432A (ja) 1986-09-03 1986-09-03 パケツト交換システム

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH024069A (ja) * 1988-06-20 1990-01-09 Fujitsu Ltd パケット交換自己ルーチングモジュール
JPH02249336A (ja) * 1989-03-23 1990-10-05 Nippon Telegr & Teleph Corp <Ntt> パケットスイッチ網

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6386938A (ja) * 1986-08-06 1988-04-18 アメリカン テレフオン アンド テレグラフ カムパニ− 交換装置

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