JPS6362432A

JPS6362432A - パケツト交換システム

Info

Publication number: JPS6362432A
Application number: JP61206967A
Authority: JP
Inventors: So Sakakibara; 榊原　宗; Tatsuro Takahashi; 達郎高橋; Shiro Kikuchi; 史郎菊地; Hideki Kataoka; 秀樹片岡; Naoaki Yamanaka; 直明山中
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-09-03
Filing date: 1986-09-03
Publication date: 1988-03-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は交換システムに係り、特に、データをパケッ
トと呼ばれる任意の長さのブロックに区切り、このパケ
ット単位に交換を行うパケット交換システムに関する。

［従来の技術］従来、パケットスイッチとしては、バスマトリックスス
イッチがあった。

第５図は、バスマトリックススイッチの構成例を示すも
のである。このバスマトリックススイッチは、入回線か
らの人力パケットに必要な処理を施す入力処理装置１０
１と、出回線側の衝突を避けるために、各クロスポイン
トにおいてパケットを一時蓄積するバ′ツファ１０２と
、バッファ１０２の制御を行う制御回路１０３と、各ク
ロスポイントの制御回路１０３に送信権を与えるバス制
御回路１０４と、出力処理装置１０５とを有する。

［発明が解決しようとする問題点］ところで、上述した従来のバスマトリックススイッチに
おいては、マトリックス規模の拡張に伴い、バッファ量
が収容回線数の２乗で増大する。

従って、大容量のマトリックススイッチを構成すること
が困難であり、また、ハード量が多いために、スイッチ
のＬＳＩ化が困難であるという欠点があった。

この発明は、このような背景の下になされたもので、Ｌ
　Ｓ　Ｉ化が可能な大容量スイッチを備えたパケット交
換システムを提供することを目的とする。

［問題点を解決するための手段］上記問題点を解決するためにこの発明は、複数の入回線
と複数の出回線とを収容し、データをパケットと呼ばれ
る任意の長さのブロックに区切り、前記入回線のいずれ
かより入力されるパケットを、前記出回線の中の任意の
回線に送出することによりパケット交換を行うパケット
交換システムにおいて、それぞれが前記入回線群の内の
一部の回線を収容し、かつマトリックス状に配置された
複数の小容量スイッチと、前記小容量スイッチの出力側
に接続され、前記小容量スイッチから出力されたデータ
を多重化して前記出回線に供給するパケット多重化回路
とから大容量スイッチを構成したことを特徴とする。

［作用］上記構成によれば、大容量マトリックススイッチを分割
し、マトリックス状に配置した小容量スイッチと、多重
化回路とによって大容量スイッチを構成することができ
る。また、小容量スイッチと多重化回路のハード量が減
るため、これら各々をＬＳＩ化することが可能となる。

よって、大容量スイッチを経済的に実現できる。

［実施例］以下、図面を参照して、本発明の詳細な説明する。

第１図は、この発明の一実施例の構成を示すブロック図
である。この実施例は、入方路数ＮＸＭ。

出方路数ＮＸＭの構成となっている。

図において、２０１は入回線からの人力パケットに必要
な処理を施す入力処理装置、２０２は出回線への出力パ
ケットに必要な処理を施す出力処理装置であり、各々Ｎ
ＸＭ個設けられている。また、２０３は、Ｍ行×Ｍ列の
マトリックス状に配置された小容量スイッチであり、各
小容量スイッチ２０３は、入線数、出線数ともＮ本とな
っている。そして、行を同じくするＭ個の小容量スイッ
チ２０３の各入線は、Ｎ個の入力処理装置２０１の出力
端にそれぞれ共通接続されている。また、列を同じくす
るＭ個の小容量スイッチ２０３の各出線は、Ｎ個のＭ−
１多重化回路２０４の入力側にそれぞれ接続されている
。ここで、Ｍ−１多重化回路２０４は、Ｍ入力をｌ出力
に多重化するものである。

次に、第２図および第３図を参照して、小容量スイッチ
２０３と多重化回路２０４の構成を説明する。なお、こ
れらの小容量スイッチ２０３および多重化回路２０４が
、各々ＩチップのＬＳＩとして形成される。

（１）小容量スイッチ２０３（第２図）上記小容量スイ
ッチ２０３は、Ｎ入方路のいずれかより入力されたパケ
ットを、Ｎ出方路のいずれかに出力するもので、第２図
に示す構成になっている。

第２図において、３０１はＮ個の入力回路である。入力
回路３０１から入力されたパケットは、時分割的多重化
回路３０２によって多重化され、バッファメモリ３０３
に逐次書き込まれる。この書き込み時に、バッファメモ
リ３０３のアドレスを指定するのが、アドレス制御回路
３０４である。

すなわち、アドレス制御回路３０４は、パケットのヘッ
ダから出回線番号を読み取り、この出回線がこの小容量
スイッチに収容されていれば、バッファメモリ３０３の
アドレスを決定し、このアドレスにパケットデータを書
き込む。また、出回線毎に設けられたキ・ニーにバッフ
ァをつなげ、待ち行列を作る。この場合、バッファメモ
リ３０３のアドレスは、クロックを計数するカウンタ３
０５から供給される信号によって、順次更新されるよう
になってい゛る。

分離回路３０６は、キューにデータがつながっており、
かっこのキューに対応する出回線が空きの時に、アドレ
ス制御回路３０４によって指定された、バッファメモリ
３０３のアドレスからデータを読み出し、出回線別に分
離する。そして、分離したデータを各出力回路３０７に
送出する。

上記データの送出が終了すると、送信制御回路３０８は
、アドレス制御回路３０４に、次のアドレスのデータを
読み出させる。こうして、バッファメモリ３０３のデー
タが順次読み出され、パケット交換が実行される。

更に具体的に説明する。　例えば、第２図に示すように
、入力回路３０１の＃１には、出力回路３０７の＃Ｎ宛
のデータＡが入力され、入力回路３０１の＃Ｎには、出
力回路３０７の＃１宛のデータＢが入力されたとする。

これらのデータＡ。

Ｂは、時分割的多重化回路３０２によって多重化され、
バッファメモリ３０３に記憶される。この場合、データ
が書き込まれたバッファメモリは、出回線毎に設けられ
たキューにつながれる。キューにつながれたデータは、
時分割的に読み出されて分離回路３０６で振り分けられ
、データＢは出力回路３０７の＃ｌへ、データＡは出力
回路３０７の＃Ｎへ送出され、パケット交換が実行され
る。

（２）多重化回路２０４（第３図）上記多重化回路２０４は、各出回線毎に１個ずつ設けら
れ、列を同じくするＭ個の小容量スイッチ２０３から供
給されるデータを、時分割的に多重化するものであり、
第３図に示す構成となっている。

第３図において、４０１は、Ｍ個の入力回路である。入
力回路４０１を通して供給されたパケットデータ（例え
ば、第３図のＡ、Ｂ）は、いずれも同一の出回線＃ｍ宛
のパケットであり、これらは、時分割的多重化回路４０
２によって多重化される。

多重化されたデー°夕は、バッファメモリ４０３に送ら
れ、アドレス制御回路４０４によって指定されたアドレ
スに書き込まれる。すなわち、アドレス制御回路４０４
は、受信制御回路４０６からの処理要求によって、バッ
ファメモリ４０３内の空きバッファをみつけて、データ
の書き込みアドレスを決定し、このアドレスにデータを
書き込む。

また、パケットのヘッダから入力回路４０１の番号を読
み取り、入力回路毎に設けられたキューにバッファをつ
なげ、待ち行列を作る。ここで、バッファメモリ４０３
のアドレスは、クロックを計数するカウンタ４０５から
供給される信号によって、順次更新されるようになって
いる。

上記受信制御回路４０６は、第２図の送信制御回路３０
８と接続され、ハンドシェーク等の通信制御を行う。こ
れにより、第２図の出力回路３０７から第３図の入力回
路４０１へは、データ転送要求が発生したときに、非同
期で送られるようになっている。

バッファメモリ４０３に記憶されたデータは、出力回路
４０７によって順次読み出されて、ヘッダを付され（第
３図の１−１１．Ｈ２）、第１図の出力処理装置２０２
を経由して、目的の出回線に送出される。

次に、本実施例の動作を説明する。

第１図の入回線から人力されたパケットは、人力処理装
置２０１を介して、同じ行のＭ個の小容量スイッチ２０
３に並列に入力される。各小容量スイッチ２０３は、パ
ケットのヘッダから出回線を読み取り、この出回線が収
容された小容量スイッチ２０３のみがデータを取り込む
。

取り込まれたデータは、バッファメモリ３０３に書き込
まれ、ヘッダで指定された出方路に、時分割的に出力さ
れる。この小容量スイッチ２０３から出力されたパケッ
トは、出回線単位に設置されている多重化回路２０４に
送られる。多重化回路２０４は、各小容量スイッチ２０
３から送られてきたデータをバッファメモリ４０３に書
き込み、出力回路４０７でヘッダ等を付加してパケット
化し、出回線に送出する。

本実施例によれば、収容回線の一部をまとめて、１つの
バッファメモリに書き込むので、バッファメモリの共用
化が図れる。これにより、バッファメモリのハード量を
減らすことができ、ＬＳＩ化が容易となる。また、大容
量のスイッチの提供が可能となる。

第４図は、収容回線数が更に増えた場合に好適な、本発
明の池の実施例である。この構成では、Ｍ行×Ｍ列のマ
トリックス状に配置された小容量スイッチ２０３をＬ行
ずつに分割して、Ｍ／Ｌ個のマトリックス群を作り（第
４図では、最初と最後のマトリックス群だけが示されて
いる）、各マトリックス群毎に、ＮＸＭ個のＬ−１多重
化回路２０４を設けている。そして、各群のＬ　−１多
重化回路２０４の出力を、ＮＸＭ個のＭ　／　Ｌ−１多
重化回路２０４によって多重化し、ＮＸＭ個の出力処理
装置２０２を介して、出回線に送出している。

このように、収容回線が増加した場合は、多重化回路を
多段に接続することによって、大容量化に対処すること
ができる。

［発明の効果］以上説明したように、この発明は、小容量スイッチと多
重化回路とを組み合わせてパケットスイッチを構成した
ので、各小容量スイッチ、および各多重化回路をそれぞ
れＬＳＩ化することができる。

これにより、大容量スイッチを経済的に提供できるとい
う利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は小容量スイッチの構成を示すブロック図、第３
図は多重化回路の構成を示すブロック、第４図はこの発
明の他の実施例の構成を示すブロック、第５図は従来の
バスマトリックススイッチの構成を示すブロック図であ
る。２０３・・・・・・小容量スイッチ、２０４・・・・・
・多重化回路。

Claims

【特許請求の範囲】複数の入回線と複数の出回線とを収容し、データをパケ
ットと呼ばれる任意の長さのブロックに区切り、前記入
回線のいずれかより入力されるパケットを、前記出回線
の中の任意の回線に送出することによりパケット交換を
行うパケット交換システムにおいて、それぞれが前記入回線群の内の一部の回線を収容し、か
つマトリックス状に配置された複数の小容量スイッチと
、前記小容量スイッチの出力側に接続され、前記小容量ス
イッチから出力されたデータを多重化して前記出回線に
供給するパケット多重化回路とから大容量スイッチを構
成したことを特徴とするパケット交換システム。