JPS59105123A - クロツク回路 - Google Patents
クロツク回路Info
- Publication number
- JPS59105123A JPS59105123A JP57215320A JP21532082A JPS59105123A JP S59105123 A JPS59105123 A JP S59105123A JP 57215320 A JP57215320 A JP 57215320A JP 21532082 A JP21532082 A JP 21532082A JP S59105123 A JPS59105123 A JP S59105123A
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- JP
- Japan
- Prior art keywords
- clock
- gate
- circuit
- delay
- oscillator
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はコンビーータ・システム内の各装置を同期して
動作はせるために用いら扛るクロック・スキー−の極め
て小さいゲート・クロック（Ｑａ ｔ ａ ｄＣｌｏｃ
ｋ） を発生させるクロック回路に関するものである
。
動作はせるために用いら扛るクロック・スキー−の極め
て小さいゲート・クロック（Ｑａ ｔ ａ ｄＣｌｏｃ
ｋ） を発生させるクロック回路に関するものである
。
コンビーータのマシン・サイクルが高速化すると、装置
間のクロック・スキューが信号伝送のウィンドーに対し
て大きな割合を占めるようになる。
間のクロック・スキューが信号伝送のウィンドーに対し
て大きな割合を占めるようになる。
そして、レイト書コントロール（Ｒａｔｅ Ｃｏｎｔｒ
ｏυによるシングル・クロック・モード時でも同期動作
を実現するためには、アーリー−クロック （ＥｃＬｒ
ｌｙ Ｃ１ｏａｋ ）が必要な装置が存在すると他の装
置のクロックは遅れを多くとる必要を生じ、電源電圧お
よび温度の変動によシ、クロック・スキ−が大きくなる
ことがあシ、クロックφスキューの極めて小さいゲート
・クロックを発生させるクロック回路が要望さｎている
。
ｏυによるシングル・クロック・モード時でも同期動作
を実現するためには、アーリー−クロック （ＥｃＬｒ
ｌｙ Ｃ１ｏａｋ ）が必要な装置が存在すると他の装
置のクロックは遅れを多くとる必要を生じ、電源電圧お
よび温度の変動によシ、クロック・スキ−が大きくなる
ことがあシ、クロックφスキューの極めて小さいゲート
・クロックを発生させるクロック回路が要望さｎている
。
第１図は従来のクロック回路を説明するための図であシ
、１は発振器、２は発振器の出力からゲート・クロック
とフリーラン・クロックを発生させるゲート回路、３は
遅延回路、４．５はコンピュータ・システム内の各装置
を示す。また、ＤＬはディレィ番ライン、矢印のついた
ディレィ・ラインは調節可能なものを示す。
、１は発振器、２は発振器の出力からゲート・クロック
とフリーラン・クロックを発生させるゲート回路、３は
遅延回路、４．５はコンピュータ・システム内の各装置
を示す。また、ＤＬはディレィ番ライン、矢印のついた
ディレィ・ラインは調節可能なものを示す。
第２図は各装置４，５に入力されるクロックのタイム・
チャートである。
チャートである。
第２図に示すように連続的にクロックが出方はれている
ときは、アーリー・クロック（装置４に入力するＡ点で
のクロノクン と基準クロック （装置５に入力するＢ
点でのクロック）とは見かけの位相差、即ち小はい位相
差しがないように見えるが、シングル・クロック榔モー
ドを考えれば１例えば第２図のアーリー。クロックのＮ
＋１番目のクロックが１発だけ出′ｆｒ：、場合には、
基準クロックのＮ＋１番目のクロックが、本当の位相差
をもって１発だけ出力さ扛ねばならない。この本当の位
相差を実現するために、第１図の発振器１の出力から、
ゲート回路２においてゲート・クロックを発生させ、遅
延回路３においてこのゲート・クロックを遅延させ装置
５に送出している。基準クロック側に介挿式れる遅延は
大きなものとなるのでクロック・スキューも大きなもの
となり、したがって装置４．５間の信号伝送のウィンド
ーがせまくなるという問題点がめった。
ときは、アーリー・クロック（装置４に入力するＡ点で
のクロノクン と基準クロック （装置５に入力するＢ
点でのクロック）とは見かけの位相差、即ち小はい位相
差しがないように見えるが、シングル・クロック榔モー
ドを考えれば１例えば第２図のアーリー。クロックのＮ
＋１番目のクロックが１発だけ出′ｆｒ：、場合には、
基準クロックのＮ＋１番目のクロックが、本当の位相差
をもって１発だけ出力さ扛ねばならない。この本当の位
相差を実現するために、第１図の発振器１の出力から、
ゲート回路２においてゲート・クロックを発生させ、遅
延回路３においてこのゲート・クロックを遅延させ装置
５に送出している。基準クロック側に介挿式れる遅延は
大きなものとなるのでクロック・スキューも大きなもの
となり、したがって装置４．５間の信号伝送のウィンド
ーがせまくなるという問題点がめった。
本発明は上記従来の問題点に鑑み、クロック補正回路を
備え、従来と同様にして得られるゲート・クロックとフ
リーラン・クロックとの論理積をとることにより、クロ
ック・スキューの極めて小ζいゲート・クロ７りを発生
烙せるクロック回路を提供することを目的とするもので
ある。
備え、従来と同様にして得られるゲート・クロックとフ
リーラン・クロックとの論理積をとることにより、クロ
ック・スキューの極めて小ζいゲート・クロ７りを発生
烙せるクロック回路を提供することを目的とするもので
ある。
そしてこの目的は本発明によｎば、発振器と、該発振器
の出力からゲート・クロックと７リーラン・クロックを
発生させるゲート回路と、ゲート・クロックを遅延させ
る第１遅延回路とフリーラン・クロックを遅延させる第
２遅延回路と、該第１および第２の遅延回路の出力を入
力とし新たに修正さ′ｉ″ＬｆＣ，ゲート・クロックを
出力とするクロック補正回路とからなシ、該クロック補
正回路はゲート・クロックの信号幅を拡張し、拡張した
ゲート・クロック信号とフリーラン・クロックとの論理
積をとるようにすることにより、クロ、り・スキューの
極めて小さいゲート・クロックを発生きせることを特徴
とするクロック回路を提供することによって達成される
。
の出力からゲート・クロックと７リーラン・クロックを
発生させるゲート回路と、ゲート・クロックを遅延させ
る第１遅延回路とフリーラン・クロックを遅延させる第
２遅延回路と、該第１および第２の遅延回路の出力を入
力とし新たに修正さ′ｉ″ＬｆＣ，ゲート・クロックを
出力とするクロック補正回路とからなシ、該クロック補
正回路はゲート・クロックの信号幅を拡張し、拡張した
ゲート・クロック信号とフリーラン・クロックとの論理
積をとるようにすることにより、クロ、り・スキューの
極めて小さいゲート・クロックを発生きせることを特徴
とするクロック回路を提供することによって達成される
。
以下本発明の実施例を図面を用いて説明する。
第３図は本発明のクロック回路を説明するための図であ
シ、６はゲート・クロックを遅延させる第１遅延回路、
７は７リーラン・クロックを遅延させる第２遅延回路、
８はクロック補正回路を示す。
シ、６はゲート・クロックを遅延させる第１遅延回路、
７は７リーラン・クロックを遅延させる第２遅延回路、
８はクロック補正回路を示す。
第４図は本発明のクロック回路によシ谷装置４．５に入
力さ扛るクロックのタイム・チャートである。
力さ扛るクロックのタイム・チャートである。
装置５に入力されるＢ点でのクロックはゲート・クロッ
クのクロック・スキューを考慮し、その分だけ位相を前
に出す。このゲート・クロックの信号幅をクロック・ス
キューの幅をカバーする範囲まで拡張する。そして、拡
張ゲート・クロック（Ｅｘｐａｎｄｅｄ Ｇａｔｇｄ
Ｃ１ｏｃｋ）とフリーラン・クロックとの論理積をとっ
たものを装置５がゲート・クロックとして使用する。こ
ｎによりＡ整径のゲート・クロックは本来のゲート・ク
ロックを作成するための大きな遅れの発生するクロック
・スキューの彫物が無くなる。
クのクロック・スキューを考慮し、その分だけ位相を前
に出す。このゲート・クロックの信号幅をクロック・ス
キューの幅をカバーする範囲まで拡張する。そして、拡
張ゲート・クロック（Ｅｘｐａｎｄｅｄ Ｇａｔｇｄ
Ｃ１ｏｃｋ）とフリーラン・クロックとの論理積をとっ
たものを装置５がゲート・クロックとして使用する。こ
ｎによりＡ整径のゲート・クロックは本来のゲート・ク
ロックを作成するための大きな遅れの発生するクロック
・スキューの彫物が無くなる。
なお、フリーラン・クロックはクロック・スキー−をで
きるだけ小さくするように必要最小限の遅れしか入牡な
い。′！、た拡張ゲート・クロックは着目するフリーラ
ン・タロツクの隣りのクロックにかからないようにする
。
きるだけ小さくするように必要最小限の遅れしか入牡な
い。′！、た拡張ゲート・クロックは着目するフリーラ
ン・タロツクの隣りのクロックにかからないようにする
。
しかし、ゲート拳クロックのクロック・スキューが太き
すぎる場合には、クロックをデユーティ５０で送出する
かわ９に多少チョップして送出したシ、このようなりロ
ック補正を途中何段階かに分けて補正を行う等の対策を
講じることができる。
すぎる場合には、クロックをデユーティ５０で送出する
かわ９に多少チョップして送出したシ、このようなりロ
ック補正を途中何段階かに分けて補正を行う等の対策を
講じることができる。
第５図はクロック補正回路を示す図であシ、９は遅延回
路、１０は拡張ゲート・クロックを発生させるオア回路
、１１はフリーラン・クロックとの論理積なとるための
アンド回路を示す。
路、１０は拡張ゲート・クロックを発生させるオア回路
、１１はフリーラン・クロックとの論理積なとるための
アンド回路を示す。
第５図において、クロック補正回路に大刀されたゲート
φクロンク信号は種々のティレイ・ラインＤ Ｌ１＋
Ｄ Ｌ２．・・・・・・・・・ を介した後、論理和を
とられ、拡張ゲート・クロックになる。その後フリ°−
ラン・クロックと論理積をとられ、補正さｎたゲ−）−
クロックを発生する。
φクロンク信号は種々のティレイ・ラインＤ Ｌ１＋
Ｄ Ｌ２．・・・・・・・・・ を介した後、論理和を
とられ、拡張ゲート・クロックになる。その後フリ°−
ラン・クロックと論理積をとられ、補正さｎたゲ−）−
クロックを発生する。
以上、説明したように本発明のクロック回路はゲート・
クロックとフリーラン・クロックとの論理積をとること
によシ、クロック・スキューの極めて小ざいゲート・ク
ロックを発生することができるという効果を奏する。
クロックとフリーラン・クロックとの論理積をとること
によシ、クロック・スキューの極めて小ざいゲート・ク
ロックを発生することができるという効果を奏する。
第１図は従来のクロック回路を説明するための図、棺２
図は従来のクロック回路が発生するクロックのタイム・
チャート、第３図は本発明のクロック回路の１実施例を
説明する図、第４図は本発明のクロック回路が発生する
クロックのタイム・チャート、第５図は本発明における
クロック補正回路の１例を説明するための図である。 １・・・発振器、２・・・ゲート回路、３・・・遅延回
路、４．５・・・コンピュータ・システム内の各装置、
６．７・・・遅延回路、８・・・クロック補正回路、９
・・・遅延回路、１０−、１１・・・論理和および論理
積回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
図は従来のクロック回路が発生するクロックのタイム・
チャート、第３図は本発明のクロック回路の１実施例を
説明する図、第４図は本発明のクロック回路が発生する
クロックのタイム・チャート、第５図は本発明における
クロック補正回路の１例を説明するための図である。 １・・・発振器、２・・・ゲート回路、３・・・遅延回
路、４．５・・・コンピュータ・システム内の各装置、
６．７・・・遅延回路、８・・・クロック補正回路、９
・・・遅延回路、１０−、１１・・・論理和および論理
積回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 【特許請求の範囲】 発振器と、該発振器の出力からゲート・クロックとフリ
ーラン−クロックを発生させるゲート回路と、ゲート・
クロックを遅延させる第１遅延回路と、フリーラン・ク
ロックを遅延させる第２遅延回路と、該第１および第２
の遅延回路の出力を入力とし新たに修正きれたゲート・
クロックを出力するクロック補正回路とからなシ、該ク
ロック補正回路はゲート・クロックの信号幅を拡張し、
拡張したゲート・クロック信号とフリーラン・クロック
との論理積をとるようにすることによシ。 クロンク囃スキューの極めて小さいゲート・クロックを
発生きせるよう構成されていることを特徴とするクロッ
ク回路〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215320A JPS59105123A (ja) | 1982-12-08 | 1982-12-08 | クロツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215320A JPS59105123A (ja) | 1982-12-08 | 1982-12-08 | クロツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105123A true JPS59105123A (ja) | 1984-06-18 |
| JPH049337B2 JPH049337B2 (ja) | 1992-02-19 |
Family
ID=16670352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215320A Granted JPS59105123A (ja) | 1982-12-08 | 1982-12-08 | クロツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63203005A (ja) * | 1987-02-09 | 1988-08-22 | テラダイン・インコーポレーテッド | タイミング信号発生装置 |
| US6081148A (en) * | 1997-06-26 | 2000-06-27 | Hyundai Electronics Industries Co., Ltd. | Apparatus for minimizing a clock skew occurring in a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482942A (en) * | 1977-12-15 | 1979-07-02 | Mitsubishi Electric Corp | Phase control system of clock signal |
-
1982
- 1982-12-08 JP JP57215320A patent/JPS59105123A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482942A (en) * | 1977-12-15 | 1979-07-02 | Mitsubishi Electric Corp | Phase control system of clock signal |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63203005A (ja) * | 1987-02-09 | 1988-08-22 | テラダイン・インコーポレーテッド | タイミング信号発生装置 |
| US6081148A (en) * | 1997-06-26 | 2000-06-27 | Hyundai Electronics Industries Co., Ltd. | Apparatus for minimizing a clock skew occurring in a semiconductor device |
| KR100291185B1 (ko) * | 1997-06-26 | 2001-07-12 | 박종섭 | 클럭 스큐를 최소화하는 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH049337B2 (ja) | 1992-02-19 |
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