JPS6051942A - 演算装置 - Google Patents
演算装置Info
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- JPS6051942A JPS6051942A JP58159227A JP15922783A JPS6051942A JP S6051942 A JPS6051942 A JP S6051942A JP 58159227 A JP58159227 A JP 58159227A JP 15922783 A JP15922783 A JP 15922783A JP S6051942 A JPS6051942 A JP S6051942A
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- Japan
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- output
- input
- register
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の技術分野〕
この発明は、クロック信号に同期して演算動作を行う演
算装置に関するものである。
算装置に関するものである。
従来との楠の装置として第１図に示すものがあった。図
において、０）はクロック信号発生器。
において、０）はクロック信号発生器。
（２ａ）は前記クロック信号発生器（１）が発生するク
ロック信号に同期【７て、入力データを用いて乗算演算
を行う演算ユニット、（２１））はクロック信号発生器
０）が発生するクロック信号に同期して演算ユニッ）
（２ａ）の出力信号と入力信号を用いて加算演算を行う
演算ユニツ）、（３１Ｌ）は入力データをクロック信号
発生器ｆ１１が発生するクロック信号に同期して取り込
む入力レジスタ、（４ａ）は前記入力レジスタ（３ａ）
の出刃信号に乗算演算を行う乗算器、（Ｓａ）は前記乗
算器（４ａ）の出力信号をクロック信号発生器（１）が
発生するクロック信号に同期して取り込む出力レジスタ
、（Ａｂ）は演算ユニット（２ａ）の出力を入力として
クロック信号発生器（１１の発生するクロック信号に同
期して取り込む入力レジスタ、（４ｂ）は前記入力レジ
スタ（３ｂ）の出力信号を用いて加算演算を行う加算器
、（ｓｂ）は前記〃口算器（４ｂ）の出力をクロック信
号発生器（１）が発生するクロック信号に同期して取）
込む出力レジスタ、（６）はクロック信号発生器（ｌ）
の出力、４７１Ｆｉ演算ユニツ）（２ａ）の入力、（８
）は演算ユニツ） （２ｂ）の入力、（９）は演算ユニ
ット（２ｂ）の出力、（ｔｏａ）は入力レジスタ（３ａ
）の出刃、（１１ａ）は乗算器（４ａ）の出力、（１０
１））は入力レジスタ（６ｂ）の出力、（１１ｂ）はＭ
Ｊ％器（４ｂ）の出力である。
ロック信号に同期【７て、入力データを用いて乗算演算
を行う演算ユニット、（２１））はクロック信号発生器
０）が発生するクロック信号に同期して演算ユニッ）
（２ａ）の出力信号と入力信号を用いて加算演算を行う
演算ユニツ）、（３１Ｌ）は入力データをクロック信号
発生器ｆ１１が発生するクロック信号に同期して取り込
む入力レジスタ、（４ａ）は前記入力レジスタ（３ａ）
の出刃信号に乗算演算を行う乗算器、（Ｓａ）は前記乗
算器（４ａ）の出力信号をクロック信号発生器（１）が
発生するクロック信号に同期して取り込む出力レジスタ
、（Ａｂ）は演算ユニット（２ａ）の出力を入力として
クロック信号発生器（１１の発生するクロック信号に同
期して取り込む入力レジスタ、（４ｂ）は前記入力レジ
スタ（３ｂ）の出力信号を用いて加算演算を行う加算器
、（ｓｂ）は前記〃口算器（４ｂ）の出力をクロック信
号発生器（１）が発生するクロック信号に同期して取）
込む出力レジスタ、（６）はクロック信号発生器（ｌ）
の出力、４７１Ｆｉ演算ユニツ）（２ａ）の入力、（８
）は演算ユニツ） （２ｂ）の入力、（９）は演算ユニ
ット（２ｂ）の出力、（ｔｏａ）は入力レジスタ（３ａ
）の出刃、（１１ａ）は乗算器（４ａ）の出力、（１０
１））は入力レジスタ（６ｂ）の出力、（１１ｂ）はＭ
Ｊ％器（４ｂ）の出力である。
次に動作について第１図に従い説明する。入力レジスタ
（ｓａ）ｉ、クロック信号発生器（１）の発生するクロ
ックに同期して、入力（７）よりデータを取り込み出力
（１０ａ） Ｋ出力する。乗算器（４ａ）は、入力レジ
スタ（狙）の出力（１０ａ）のデータを用いて乗乗演算
を行い、演算結果を出力端（１１ａ）に出力する。
（ｓａ）ｉ、クロック信号発生器（１）の発生するクロ
ックに同期して、入力（７）よりデータを取り込み出力
（１０ａ） Ｋ出力する。乗算器（４ａ）は、入力レジ
スタ（狙）の出力（１０ａ）のデータを用いて乗乗演算
を行い、演算結果を出力端（１１ａ）に出力する。
出力レジスタ（５ａ）は、クロック信号発生器１１）の
発生する次のクロックに同期して出力（１１ａ）の信号
ｆ取り込み、演算ユニット（２ａ）の出力端（８）へ出
力する・入力レジスタ（ｓｂ）Ｆｉ、クロック信号発生
器（１）が発生するクロックに同期して演算ユニット（
２ａ）の出力（８）からデータを取り込み出力端（ｉ
ｏｂ）へ出力する。′０４）ＥｉＴｔ（４ｂ）は入力レ
ジスタ（３ｂ）の出力（１０’１１）のデータと人力レ
ジスタ（３ａ）の出力（Ｉ Ｄａ）のデータを用いて加
算演算を行いＪ、ｔｌ力ｆｆ１（１ｎ＋）へ出力する。
発生する次のクロックに同期して出力（１１ａ）の信号
ｆ取り込み、演算ユニット（２ａ）の出力端（８）へ出
力する・入力レジスタ（ｓｂ）Ｆｉ、クロック信号発生
器（１）が発生するクロックに同期して演算ユニット（
２ａ）の出力（８）からデータを取り込み出力端（ｉ
ｏｂ）へ出力する。′０４）ＥｉＴｔ（４ｂ）は入力レ
ジスタ（３ｂ）の出力（１０’１１）のデータと人力レ
ジスタ（３ａ）の出力（Ｉ Ｄａ）のデータを用いて加
算演算を行いＪ、ｔｌ力ｆｆ１（１ｎ＋）へ出力する。
出力レジスタ（５ｂ）はクロック発生器＋１１が発生す
るクロックに同期して出力（１１ｂ）の信号を取り込み
、演算ユニット（２１））の出力端（９）へ出力する。
るクロックに同期して出力（１１ｂ）の信号を取り込み
、演算ユニット（２１））の出力端（９）へ出力する。
従来の装置は以上のように絢成されているので。
クロック信号発生器（１）と演算ユニット（２ａ）間の
クロック信号の伝送路の長さと、クロック信号発生器０
）と演算ユニツ） （２１１）間のクロック信号の伝送
路の長さが異ると、クロックの伝搬時間の違いのため２
つの演算ユニット間でクロックの位相が異なるため高速
に動作をさせるためクロック周波数が高くなるとクロッ
クの位相差が相対的に大きくなり、出力レジスタ（５ａ
）の出力がクロックに同期して変わった後で入力レジス
タ（３ｂ）がクロックに同期して信号を取り込むといっ
た誤動作が起こるという欠点があった。
クロック信号の伝送路の長さと、クロック信号発生器０
）と演算ユニツ） （２１１）間のクロック信号の伝送
路の長さが異ると、クロックの伝搬時間の違いのため２
つの演算ユニット間でクロックの位相が異なるため高速
に動作をさせるためクロック周波数が高くなるとクロッ
クの位相差が相対的に大きくなり、出力レジスタ（５ａ
）の出力がクロックに同期して変わった後で入力レジス
タ（３ｂ）がクロックに同期して信号を取り込むといっ
た誤動作が起こるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、演算ユニット毎にクロック信号の
位相を遅らせるための位相整合回路を組み合せることに
よりクロック信号の位相を合わせ高速動作が可能な演算
装置を提供するものである。
めになされたもので、演算ユニット毎にクロック信号の
位相を遅らせるための位相整合回路を組み合せることに
よりクロック信号の位相を合わせ高速動作が可能な演算
装置を提供するものである。
第２図は、この発明の一実施例の演算装置を示す図であ
シ２図において、（１）はクロック信号発生器、（２ｃ
）は前記クロック信号発生器（１）が発生するクロック
信号に同期して入力データを用いて演算を行う演算ユニ
ツ）、（２ｄ）はクロック信号発生器（１１が発生する
クロック信号に同期して演算ユニツ） （２０）の出力
を用いて演算を行う演算ユニット。
シ２図において、（１）はクロック信号発生器、（２ｃ
）は前記クロック信号発生器（１）が発生するクロック
信号に同期して入力データを用いて演算を行う演算ユニ
ツ）、（２ｄ）はクロック信号発生器（１１が発生する
クロック信号に同期して演算ユニツ） （２０）の出力
を用いて演算を行う演算ユニット。
（５ａ）は入力データをり日ツク信号発生器（１）が発
生するクロック信号に同期して取り込む入力レジスタ、
（４ａ）は前記入力レジスタ（３ａ）の出力データを用
いて栄典演算を行う乗舞器、（ｓａ）は前記演算器（４
ａ）の出力をクロック信号発生器０）が発生するクロッ
ク信号に同期【４て取り込む出力レジスタ。
生するクロック信号に同期して取り込む入力レジスタ、
（４ａ）は前記入力レジスタ（３ａ）の出力データを用
いて栄典演算を行う乗舞器、（ｓａ）は前記演算器（４
ａ）の出力をクロック信号発生器０）が発生するクロッ
ク信号に同期【４て取り込む出力レジスタ。
（３ｂ）は演算ユニツ） （２ａ）の出力を入力として
クロック信号発生器（１）の発生するクロック信号に同
期して取り込む入力レジスタ、（４ｂ）ｉｔ前記入力レ
ジスタ（３ｂ）の出刃データを用いて加算演算を行う加
算器、（ｓｂ）は前記演算器（４ｂ）の出刃をクロック
信号発生器（１）が発生するクロック信号に同期して取
り込む出力レジスタ、（６）はクロック信号発生器０）
の出力、（７）は演算ユニツ） （２ｃ）の入力、（８
）は演算ユニツ） （２ｄ）の入力、（９）は演算ユニ
ツ） （２（１）の出力、（１０ａ）は入力レジスタ（
３ａ）のｗ力、（１１ａ）は乗貢器（４ａ）の出力、（
１０ｂ）は入力レジスタ（３ｂ）の出力、（１１ｂ）は
加算器（４ｂ）の出力ｅ （Ｌ２ａ）はクロック信号発
生器＋１１が発生するクロック信号の位相を遅らせ入力
レジスタ（３ａ）と出力レジスタ（５ａ）に供給するた
めの位相整合回路、（１２ｂ）はクロック信号発生器＋
１１が発生するクロック信号の位相を遅らせ入力レジス
タ（３ｂ）と出力レジスタ（５ｂ］に供給するための位
相整合回路、（１３ａ）は位相整合回路（１２ａ）の出
力、（１５ｂ）は位相整合回路（１２ｂ）の出力である
。第３図に位相整合回路（１２ａ）及び位相整合回路（
１２ｂ）の−構成例を示す。図において（１４ａ）はク
ロック信号発生器＋１１が発生するクロック信号を入力
とする８０１回路、ａ！９は遅延素子。
クロック信号発生器（１）の発生するクロック信号に同
期して取り込む入力レジスタ、（４ｂ）ｉｔ前記入力レ
ジスタ（３ｂ）の出刃データを用いて加算演算を行う加
算器、（ｓｂ）は前記演算器（４ｂ）の出刃をクロック
信号発生器（１）が発生するクロック信号に同期して取
り込む出力レジスタ、（６）はクロック信号発生器０）
の出力、（７）は演算ユニツ） （２ｃ）の入力、（８
）は演算ユニツ） （２ｄ）の入力、（９）は演算ユニ
ツ） （２（１）の出力、（１０ａ）は入力レジスタ（
３ａ）のｗ力、（１１ａ）は乗貢器（４ａ）の出力、（
１０ｂ）は入力レジスタ（３ｂ）の出力、（１１ｂ）は
加算器（４ｂ）の出力ｅ （Ｌ２ａ）はクロック信号発
生器＋１１が発生するクロック信号の位相を遅らせ入力
レジスタ（３ａ）と出力レジスタ（５ａ）に供給するた
めの位相整合回路、（１２ｂ）はクロック信号発生器＋
１１が発生するクロック信号の位相を遅らせ入力レジス
タ（３ｂ）と出力レジスタ（５ｂ］に供給するための位
相整合回路、（１３ａ）は位相整合回路（１２ａ）の出
力、（１５ｂ）は位相整合回路（１２ｂ）の出力である
。第３図に位相整合回路（１２ａ）及び位相整合回路（
１２ｂ）の−構成例を示す。図において（１４ａ）はク
ロック信号発生器＋１１が発生するクロック信号を入力
とする８０１回路、ａ！９は遅延素子。
（１４ｂ）は前記遅延素子ａ９の出力を入力とする８０
１回路、（１４０） Ｆｉ前記ＮＯＴ回路（１４１））
の出力を入力として、入力レジスタ（３）及び出刃レジ
スタ（４）にクロック信号を供給する８０１回路、０Ｑ
ｔｊ：Ｎ。
１回路、（１４０） Ｆｉ前記ＮＯＴ回路（１４１））
の出力を入力として、入力レジスタ（３）及び出刃レジ
スタ（４）にクロック信号を供給する８０１回路、０Ｑ
ｔｊ：Ｎ。
１回路（１４ａ）の出力、αηは遅延素子ａ９の出力、
α瞳は８０１回路（１４ｂ）の出力である。
α瞳は８０１回路（１４ｂ）の出力である。
次に動作について第２図に従い説明する。クロック信号
発生器（１１で発生されたクロック信号は。
発生器（１１で発生されたクロック信号は。
位相整合回路ｒＪ邊に入り、第３図で８０１回路（１４
ａ）。
ａ）。
遅延素子ｉｌ＠、Ｎｏ回路（１４１）） 、 Ｎ Ｏ１
回路（１４ｃ）を通ることにより伝搬時間だけ位相が遅
れ、入力レジスタ（３）及び出力レジスタ＋５１に供給
される。入力レジスタ（３ａ）は１位相整合回路（１２
ａ）から供給されるクロックに同期して１人力（７）よ
りデータを取り込み出力端（１０ａ）に出力する。乗算
器（４ａ）は入力レジスタ（５ａ）の出刃（１０ａ）の
データを用いて乗算演算を行い、演算結果を出力端（１
１ａ）に出力する。出刃レジスタ（５ａ）ｉｔ、位相整
合回路（１２ａ）から供給される次のクロックに同期し
て出力（１１ａ）の信号を取り込み、演算ユニット（２
０）の出力端（８）へ出力する。入力レジスタ（３ｂ）
は１位相整合回路（１２ｂ）から供給されるクロック信
号に同期して演算ユニット（２ａ）の出力（８）からデ
ータを取り込み出力端（１０ｂ）へ出力する。加算器（
４ｂ）は入力レジスタ（３ｂ）の出力（ｔａｂ）のデー
タを用いて加算演算を行い出力端（１１ｂ）へ出力する
。出力レジスタ（５ｂ）は位相整合回路（１２ｂ）から
供給される。
回路（１４ｃ）を通ることにより伝搬時間だけ位相が遅
れ、入力レジスタ（３）及び出力レジスタ＋５１に供給
される。入力レジスタ（３ａ）は１位相整合回路（１２
ａ）から供給されるクロックに同期して１人力（７）よ
りデータを取り込み出力端（１０ａ）に出力する。乗算
器（４ａ）は入力レジスタ（５ａ）の出刃（１０ａ）の
データを用いて乗算演算を行い、演算結果を出力端（１
１ａ）に出力する。出刃レジスタ（５ａ）ｉｔ、位相整
合回路（１２ａ）から供給される次のクロックに同期し
て出力（１１ａ）の信号を取り込み、演算ユニット（２
０）の出力端（８）へ出力する。入力レジスタ（３ｂ）
は１位相整合回路（１２ｂ）から供給されるクロック信
号に同期して演算ユニット（２ａ）の出力（８）からデ
ータを取り込み出力端（１０ｂ）へ出力する。加算器（
４ｂ）は入力レジスタ（３ｂ）の出力（ｔａｂ）のデー
タを用いて加算演算を行い出力端（１１ｂ）へ出力する
。出力レジスタ（５ｂ）は位相整合回路（１２ｂ）から
供給される。
クロック信号に回期して、出力（１１ｂ）の信号を取り
込み演算ユニツｌ−（２ｂ）の出力端（９）へ出力する
。
込み演算ユニツｌ−（２ｂ）の出力端（９）へ出力する
。
なお、上記実施例では位相整合回路に８０１回路と遅延
素子で構成【−たものを示したが、入力信号に対し出力
信号の位相が遅れるものでめれば良い。
素子で構成【−たものを示したが、入力信号に対し出力
信号の位相が遅れるものでめれば良い。
また、上記実施例では入力データに乗算と加算を行う演
算装置について説明したが、クロック信号に同期してデ
ータ転送を行う装置であれば、上記実施例と同様の効果
が得られる。
算装置について説明したが、クロック信号に同期してデ
ータ転送を行う装置であれば、上記実施例と同様の効果
が得られる。
以上のように、この発明によれば各演算ユニット毎にク
ロック信号の位相を遅らせるための位相整合回路を持つ
ように構成したので、演算ユニ゛ソト毎にユニット間の
データの位相遅れに合わせてクロック信号の位相の遅れ
を変えることによって演算ユニットとクロック信号発生
器の距離が異なる場合でも誤動作することなく高速動作
をさせることができるという利点がおる。
ロック信号の位相を遅らせるための位相整合回路を持つ
ように構成したので、演算ユニ゛ソト毎にユニット間の
データの位相遅れに合わせてクロック信号の位相の遅れ
を変えることによって演算ユニットとクロック信号発生
器の距離が異なる場合でも誤動作することなく高速動作
をさせることができるという利点がおる。
第１図は従来の演算装置の構成例を示す図、第２図はこ
の発明の一実施例による演算装置の構成を示す図、第３
図は第２図に示した位相整合回路の構成例を示す図であ
る。 また図中（１）はクロック信号発生器、（２ａ）は演算
ユニツ）、（２ｂ）ｔｌ［ユニット、（２０）は演算ユ
ニ（９） ゛ソト、（２ｄ）は演算ユニット、（３ａ）は大力レジ
スタ。 （３ｂ）は入力レジスタ、（４ａ）は演算器、（４ｂ）
は演算器、（５ａ）ｉ、を出力レジスタ、（５ｂ）ｉｊ
出力レジスタ。 （６）は出刃、（７）は入力、（８）は出刃、（９）は
出刃、（１ｏａ）は出力、（１０ｂ）は出力、（１１ａ
）は出力、（ｌｌｂ）は出刃、（１２ａ）は位相整合回
路＋ （１２ｂ）は位相整合回路、（１５ａ）は出力、
（１５ｂ）は出力、（１４ａ）は８０１回路、（１４１
’））は８０１回路、（１４ｃ）は８０１回路、 ａｃ
Ｑ＃′ｉ、遅延素子、 （ＩＱは出力、０７）は出力、
ａｓｒａ出力である。 なお９図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 （１０） 第１図 第２図
の発明の一実施例による演算装置の構成を示す図、第３
図は第２図に示した位相整合回路の構成例を示す図であ
る。 また図中（１）はクロック信号発生器、（２ａ）は演算
ユニツ）、（２ｂ）ｔｌ［ユニット、（２０）は演算ユ
ニ（９） ゛ソト、（２ｄ）は演算ユニット、（３ａ）は大力レジ
スタ。 （３ｂ）は入力レジスタ、（４ａ）は演算器、（４ｂ）
は演算器、（５ａ）ｉ、を出力レジスタ、（５ｂ）ｉｊ
出力レジスタ。 （６）は出刃、（７）は入力、（８）は出刃、（９）は
出刃、（１ｏａ）は出力、（１０ｂ）は出力、（１１ａ
）は出力、（ｌｌｂ）は出刃、（１２ａ）は位相整合回
路＋ （１２ｂ）は位相整合回路、（１５ａ）は出力、
（１５ｂ）は出力、（１４ａ）は８０１回路、（１４１
’））は８０１回路、（１４ｃ）は８０１回路、 ａｃ
Ｑ＃′ｉ、遅延素子、 （ＩＱは出力、０７）は出力、
ａｓｒａ出力である。 なお９図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 （１０） 第１図 第２図
Claims (1)
- 【特許請求の範囲】 クロック信号発生器と、上記クロック信号発生器からの
クロック信号に同期して入力信号を入力する複数の入力
レジスタと、上記複数の入力レジスタの出力信号を用い
て乗算演算を行う乗算器と。 上記乗算器の出力信号を上記クロック信号に同期して出
力する出力レジスタと、上記クロック信号発生器の発生
するクロック信号の位相を遅らせる位相整合回路とから
なる演算ユニットと、上記クロック信号発生器のクロッ
ク信号に同期して上記演算ユニットの出力信号管入力す
る入力レジスタと、入力信号をクロック信号に同期して
取り込む入力レジスタと、入力レジスタの取り込んだ信
号を用いて加算演算を行う〃■算器と、加算器出力をク
ロック信号に同期して出力する出力レジスタと。 クロック信号発生器の発生するクロック信号の位相を遅
らせる位相整合回路からなる演算ユニットとで構成した
ことｆＩ￥ｉ徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159227A JPS6051942A (ja) | 1983-08-31 | 1983-08-31 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159227A JPS6051942A (ja) | 1983-08-31 | 1983-08-31 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6051942A true JPS6051942A (ja) | 1985-03-23 |
Family
ID=15689112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159227A Pending JPS6051942A (ja) | 1983-08-31 | 1983-08-31 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051942A (ja) |
-
1983
- 1983-08-31 JP JP58159227A patent/JPS6051942A/ja active Pending
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