JPH08154082A - 多重化回路 - Google Patents
多重化回路Info
- Publication number
- JPH08154082A JPH08154082A JP6294853A JP29485394A JPH08154082A JP H08154082 A JPH08154082 A JP H08154082A JP 6294853 A JP6294853 A JP 6294853A JP 29485394 A JP29485394 A JP 29485394A JP H08154082 A JPH08154082 A JP H08154082A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- reset
- circuit
- multiplexing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Optical Communication System (AREA)
Abstract
(57)【要約】
【目的】光通信における端局多重化装置の主要構成回路
であるＮ／１多重器のクロックの位相同期をＰＬＬを用
いない簡易な回路で行う。 【構成】低速クロックＣＬを４逓倍して高速クロックＣ
Ｈを発生する逓倍器４と、リセットパルスＲによりリセ
ットされクロックＣＨを順次２分周し各々クロックＣ
Ｘ，ＣＹを生成する縦続接続されたカウンタ２０，２１
と、クロックＣＬの立上がり以後のクロックＣＨの立上
がりに同期してリセットパルスＲを発生するリセット回
路２２とを備える。
であるＮ／１多重器のクロックの位相同期をＰＬＬを用
いない簡易な回路で行う。 【構成】低速クロックＣＬを４逓倍して高速クロックＣ
Ｈを発生する逓倍器４と、リセットパルスＲによりリセ
ットされクロックＣＨを順次２分周し各々クロックＣ
Ｘ，ＣＹを生成する縦続接続されたカウンタ２０，２１
と、クロックＣＬの立上がり以後のクロックＣＨの立上
がりに同期してリセットパルスＲを発生するリセット回
路２２とを備える。
Description
【０００１】
【産業上の利用分野】本発明は多重化回路に関し、特に
光通信端局の多重化回路に関する。
光通信端局の多重化回路に関する。
【０００２】
【従来の技術】光ファイバを伝送媒体とする光ファイバ
伝送方式（以下光通信）は、その広帯域性に基く本質的
な高速性および大容量性と、光ファイバや光素子技術の
進歩により、近年、益々発展しつつある。光通信は、大
容量のデータを扱うので、比較的低速のデータを複数、
例えば８チャネル分多重化して１多重化チャネルとして
データを伝送することが一般的である。したがって、光
通信端局における端局装置は、上記複数（Ｎ）チャネル
のデータを多重化して１多重化チャネルのデータを生成
するＮ／１多重化器を基本的な構成要素としている。こ
のＮ／１多重化器は、基本的には並直列変換回路であ
り、Ｎチャネルの低速データに対する１多重化チャネル
の高速データはビットレートでＮ倍であり、同様に、上
記低速データ対応の低速クロックに対する上記高速デー
タ対応の高速クロックの周波数もＮ倍となる関係があ
る。
伝送方式（以下光通信）は、その広帯域性に基く本質的
な高速性および大容量性と、光ファイバや光素子技術の
進歩により、近年、益々発展しつつある。光通信は、大
容量のデータを扱うので、比較的低速のデータを複数、
例えば８チャネル分多重化して１多重化チャネルとして
データを伝送することが一般的である。したがって、光
通信端局における端局装置は、上記複数（Ｎ）チャネル
のデータを多重化して１多重化チャネルのデータを生成
するＮ／１多重化器を基本的な構成要素としている。こ
のＮ／１多重化器は、基本的には並直列変換回路であ
り、Ｎチャネルの低速データに対する１多重化チャネル
の高速データはビットレートでＮ倍であり、同様に、上
記低速データ対応の低速クロックに対する上記高速デー
タ対応の高速クロックの周波数もＮ倍となる関係があ
る。
【０００３】外部から入力するこれらＮチャネルの低速
データは上記多重化器内部における多重化処理用の高速
／低速クロックに対して非同期である。両者間の同期の
ため、従来は、例えば、１９９２年に米国で発行された
「アイ・イー・イー・イー１９９２年カスタム集積回路
コンファレンス（ＩＥＥＥ ＣＵＳＴＯＭ ＩＮＴＥＧ
ＲＡＴＥＤＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）
第２９．４．１〜２９．４．４頁所載の論文「１０Ｇｂ
／Ｓ シリコン・バイポーラ・８：１・マルチプレクサ
・アンド・１：８・デマルチプレクサ（１０Ｇｂ／Ｓ
ＳｉｌｉｃｏｎＢｉｐｏｌａｒ Ｍｕｌｔｉｐｌｅｘｅ
ｒ ａｎｄ Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）」に記載さ
れているように、上記高速クロックを分周した多重化処
理用低速クロックの位相を可変位相シフタにより調整し
てデータの位相同期用の低速クロックである位相同期ク
ロックを生成し、この位相同期クロックを用いて上記低
速データの位相同期を行なっていた。
データは上記多重化器内部における多重化処理用の高速
／低速クロックに対して非同期である。両者間の同期の
ため、従来は、例えば、１９９２年に米国で発行された
「アイ・イー・イー・イー１９９２年カスタム集積回路
コンファレンス（ＩＥＥＥ ＣＵＳＴＯＭ ＩＮＴＥＧ
ＲＡＴＥＤＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）
第２９．４．１〜２９．４．４頁所載の論文「１０Ｇｂ
／Ｓ シリコン・バイポーラ・８：１・マルチプレクサ
・アンド・１：８・デマルチプレクサ（１０Ｇｂ／Ｓ
ＳｉｌｉｃｏｎＢｉｐｏｌａｒ Ｍｕｌｔｉｐｌｅｘｅ
ｒ ａｎｄ Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）」に記載さ
れているように、上記高速クロックを分周した多重化処
理用低速クロックの位相を可変位相シフタにより調整し
てデータの位相同期用の低速クロックである位相同期ク
ロックを生成し、この位相同期クロックを用いて上記低
速データの位相同期を行なっていた。
【０００４】従来のこの種の多重化回路の構成をブロッ
クで示す図５を参照すると、この図に示す従来の多重化
回路は４チャネルの低速データＤ１〜Ｄ４を多重化し１
チャネルの多重化データＤＯを生成する４：１の多重化
器６と、端局装置の下位の通信装置から供給される通信
データを光伝送用の４チャネルの低速データＤ１〜Ｄ４
に変換する低速データ変換回路３と、低速データ変換回
路３から供給される低速クロックＣＬの位相を基準とし
て多重化器６から供給される位相シフト４分周クロック
ＣＯの位相同期をとり高速クロックＣＨを出力する位相
ロックループ（ＰＬＬ）７と、高速クロックＣＨの位相
を調整し位相シフト高速クロックＣＶを出力する位相シ
フタ５とを備える。
クで示す図５を参照すると、この図に示す従来の多重化
回路は４チャネルの低速データＤ１〜Ｄ４を多重化し１
チャネルの多重化データＤＯを生成する４：１の多重化
器６と、端局装置の下位の通信装置から供給される通信
データを光伝送用の４チャネルの低速データＤ１〜Ｄ４
に変換する低速データ変換回路３と、低速データ変換回
路３から供給される低速クロックＣＬの位相を基準とし
て多重化器６から供給される位相シフト４分周クロック
ＣＯの位相同期をとり高速クロックＣＨを出力する位相
ロックループ（ＰＬＬ）７と、高速クロックＣＨの位相
を調整し位相シフト高速クロックＣＶを出力する位相シ
フタ５とを備える。
【０００５】多重化器６は低速データＤ１〜Ｄ４をそれ
ぞれラッチするフリップフロップＦ１１〜Ｆ１４と、４
チャネル分のフリップフロップＦ１１〜Ｆ１４の各々の
出力データｆ１１〜ｆ１４を多重化した４チャネルの多
重化データＤＰを出力する多重回路１１と、多重化デー
タＤＰをラッチし位相シフト高速クロックＣＶによりリ
タイミングするフリップフロップ１４と、フリップフロ
ップ１４の出力の供給を受け多重化データＤＯを出力す
るバッファ１５と、高速クロックＣＨの供給に応答して
２分周クロックＣＸを，２分周クロックＣＸを２分周し
４分周クロックＣＹをそれぞれ出力するカウンタ１６，
１７と、４分周クロックＣＹの供給を受け１８０°位相
シフト（反転）する位相シフタ２４と、位相シフタ２４
の出力の供給を受け反転４分周クロックＣＯを出力する
バッファ２５とを備える。
ぞれラッチするフリップフロップＦ１１〜Ｆ１４と、４
チャネル分のフリップフロップＦ１１〜Ｆ１４の各々の
出力データｆ１１〜ｆ１４を多重化した４チャネルの多
重化データＤＰを出力する多重回路１１と、多重化デー
タＤＰをラッチし位相シフト高速クロックＣＶによりリ
タイミングするフリップフロップ１４と、フリップフロ
ップ１４の出力の供給を受け多重化データＤＯを出力す
るバッファ１５と、高速クロックＣＨの供給に応答して
２分周クロックＣＸを，２分周クロックＣＸを２分周し
４分周クロックＣＹをそれぞれ出力するカウンタ１６，
１７と、４分周クロックＣＹの供給を受け１８０°位相
シフト（反転）する位相シフタ２４と、位相シフタ２４
の出力の供給を受け反転４分周クロックＣＯを出力する
バッファ２５とを備える。
【０００６】低速データ変換回路３は上記通信データを
低速データＤ１〜Ｄ４に変換するデータ変換部３１と、
低速クロックＣＬを発生するクロック源３２とを備え
る。
低速データＤ１〜Ｄ４に変換するデータ変換部３１と、
低速クロックＣＬを発生するクロック源３２とを備え
る。
【０００７】多重回路１１の構成を示す図７を参照する
と、多重回路１１はクロックＣＹを用いて各々２チャネ
ル分の入力データを並直列変換し１チャネルに多重化す
る２つの２：１の多重回路１１１，１１２と、クロック
ＣＸを用いて多重回路１１１，１１２の出力をさらに１
チャネルに多重化し多重化データＤＰを出力する２：１
の多重回路１１３とを備える。多重回路１１１は信号ｆ
１１，ｆ１３の供給を受けデータｋ１３を出力し、多重
回路１１２はデータｆ１２，ｆ１４の供給を受けデータ
ｋ２４を出力する。同様に、多重回路１１３はデータｋ
１３，ｋ２４の供給に応じてデータＤＰを出力する。
と、多重回路１１はクロックＣＹを用いて各々２チャネ
ル分の入力データを並直列変換し１チャネルに多重化す
る２つの２：１の多重回路１１１，１１２と、クロック
ＣＸを用いて多重回路１１１，１１２の出力をさらに１
チャネルに多重化し多重化データＤＰを出力する２：１
の多重回路１１３とを備える。多重回路１１１は信号ｆ
１１，ｆ１３の供給を受けデータｋ１３を出力し、多重
回路１１２はデータｆ１２，ｆ１４の供給を受けデータ
ｋ２４を出力する。同様に、多重回路１１３はデータｋ
１３，ｋ２４の供給に応じてデータＤＰを出力する。
【０００８】ＰＬＬ７の構成を示す図７を参照すると、
このＰＬＬ７は低速クロックＣＬと反転４分周クロック
ＣＯとの位相比較をし誤差信号を出力する位相比較器７
１と、この誤差信号の供給を受け平滑化して直流の誤差
電圧に変換する低域フィルタ７２と、上記誤差電圧によ
り周波数が制御される高速クロックＣＨを出力する電圧
制御発振器（ＶＣＯ）７３とを備える。
このＰＬＬ７は低速クロックＣＬと反転４分周クロック
ＣＯとの位相比較をし誤差信号を出力する位相比較器７
１と、この誤差信号の供給を受け平滑化して直流の誤差
電圧に変換する低域フィルタ７２と、上記誤差電圧によ
り周波数が制御される高速クロックＣＨを出力する電圧
制御発振器（ＶＣＯ）７３とを備える。
【０００９】次に、図５，図６，および図７を参照して
従来の多重化回路の動作について説明すると、低速デー
タ変換回路３は、端局装置の下位の通信装置から供給さ
れる通信データをクロックＣＬに同期した低速データＤ
１〜Ｄ８に変換し、多重器６に供給する。一方、ＰＬＬ
７は位相比較器７１でクロックＣＬを基準として反転４
分周クロックＣＯの位相比較をしその比較結果の誤差信
号を低域フィルタ７２で平滑化した誤差電圧によりＶＣ
Ｏ７３を制御し、低速クロックＣＬと同期した４倍の周
波数の高速クロックＣＨを出力する。クロックＣＯはク
ロックＣＨを４分周したものであるから、クロックＣＬ
とクロックＣＯとは位相同期がとれた状態で安定化す
る。なお、この同期用としてクロックＣＺを１８０°位
相シフトした反転４分周クロックＣＯを用いる理由は、
各フリップフロップＦ１１〜Ｆ１４に入力する低速デー
タＤ１〜Ｄ４とラッチ用のクロックＣＹとの位相関係を
最適化するためである。
従来の多重化回路の動作について説明すると、低速デー
タ変換回路３は、端局装置の下位の通信装置から供給さ
れる通信データをクロックＣＬに同期した低速データＤ
１〜Ｄ８に変換し、多重器６に供給する。一方、ＰＬＬ
７は位相比較器７１でクロックＣＬを基準として反転４
分周クロックＣＯの位相比較をしその比較結果の誤差信
号を低域フィルタ７２で平滑化した誤差電圧によりＶＣ
Ｏ７３を制御し、低速クロックＣＬと同期した４倍の周
波数の高速クロックＣＨを出力する。クロックＣＯはク
ロックＣＨを４分周したものであるから、クロックＣＬ
とクロックＣＯとは位相同期がとれた状態で安定化す
る。なお、この同期用としてクロックＣＺを１８０°位
相シフトした反転４分周クロックＣＯを用いる理由は、
各フリップフロップＦ１１〜Ｆ１４に入力する低速デー
タＤ１〜Ｄ４とラッチ用のクロックＣＹとの位相関係を
最適化するためである。
【００１０】クロックＣＬ，ＣＯの同期状態におけるタ
イムチャートを示す図８を併せて参照すると、低速デー
タＤ１〜Ｄ４のクロス点と低速クロックＣＬの立上がり
とが同一となる位相（同相）で出力され、同時に、クロ
ックＣＯが同相の同一周波数で、クロックＣＨ，ＣＸは
それぞれ同相の４倍，２倍の周波数で、クロックＣＹは
逆相の同一周波数でそれぞれ出力される。
イムチャートを示す図８を併せて参照すると、低速デー
タＤ１〜Ｄ４のクロス点と低速クロックＣＬの立上がり
とが同一となる位相（同相）で出力され、同時に、クロ
ックＣＯが同相の同一周波数で、クロックＣＨ，ＣＸは
それぞれ同相の４倍，２倍の周波数で、クロックＣＹは
逆相の同一周波数でそれぞれ出力される。
【００１１】多重器６の並直列変換動作のタイムチャー
トを示す図９を併せて参照すると、低速データＤ１，Ｄ
３はフリップフロップＦ１１，Ｆ１３にて４分周クロッ
クＣＹによりそれぞれラッチされデータｆ１１，ｆ１３
として保持される。多重回路１１１はデータｆ１１，ｆ
１３の供給を受けクロックＣＹの″Ｈ″レベルの間デー
タｆ１１を、″Ｌ″レベルの間データｆ１３をそれぞれ
出力するデータｋ１３を生ずる。同様に多重回路１１２
はデータｆ１２，ｆ１４の供給を受けクロックＣＹの″
Ｈ″レベルの間データｆ１２を、″Ｌ″レベルの間デー
タｆ１４をそれぞれ出力するデータｋ２４を生ずする。
次に、多重回路１１３はこれらデータｋ１３，ｋ２４の
供給を受け、クロックＣＸにより同様の並直列変換を行
ないデータＤＰを出力する。このデータＤＰは、低速デ
ータＤ１〜Ｄ４を４：１の並直列変換した高速データで
ある。フリップフロップ１４はこのデータＤＰをラッチ
し、クロックＣＨを位相シフタ５により位相調整して生
成したクロックＣＶによりタイミング調整を行い、バッ
ファ１５を経由してデータＤＯとして出力する。
トを示す図９を併せて参照すると、低速データＤ１，Ｄ
３はフリップフロップＦ１１，Ｆ１３にて４分周クロッ
クＣＹによりそれぞれラッチされデータｆ１１，ｆ１３
として保持される。多重回路１１１はデータｆ１１，ｆ
１３の供給を受けクロックＣＹの″Ｈ″レベルの間デー
タｆ１１を、″Ｌ″レベルの間データｆ１３をそれぞれ
出力するデータｋ１３を生ずる。同様に多重回路１１２
はデータｆ１２，ｆ１４の供給を受けクロックＣＹの″
Ｈ″レベルの間データｆ１２を、″Ｌ″レベルの間デー
タｆ１４をそれぞれ出力するデータｋ２４を生ずする。
次に、多重回路１１３はこれらデータｋ１３，ｋ２４の
供給を受け、クロックＣＸにより同様の並直列変換を行
ないデータＤＰを出力する。このデータＤＰは、低速デ
ータＤ１〜Ｄ４を４：１の並直列変換した高速データで
ある。フリップフロップ１４はこのデータＤＰをラッチ
し、クロックＣＨを位相シフタ５により位相調整して生
成したクロックＣＶによりタイミング調整を行い、バッ
ファ１５を経由してデータＤＯとして出力する。
【００１２】
【発明が解決しようとする課題】上述した従来の多重化
回路は、４：１多重回路内で４つの低速データ同期用の
低速クロックと高速クロックを４分周して生成する４分
周クロックとの同期をＰＬＬを用いて行っているが、Ｐ
ＬＬの主要構成要素であるＶＣＯが高価であり、また、
高周波帯ではモノリシック化が困難であるという欠点が
あった。さらに、上記４分周クロックの位相調整が必要
であるという欠点があった。
回路は、４：１多重回路内で４つの低速データ同期用の
低速クロックと高速クロックを４分周して生成する４分
周クロックとの同期をＰＬＬを用いて行っているが、Ｐ
ＬＬの主要構成要素であるＶＣＯが高価であり、また、
高周波帯ではモノリシック化が困難であるという欠点が
あった。さらに、上記４分周クロックの位相調整が必要
であるという欠点があった。
【００１３】
【課題を解決するための手段】本発明の多重化回路は、
予め定めた周期の第１のクロックを発生するクロック源
と、前記第１のクロックに同期して２のＮ乗チャネルの
低速データを供給する低速データ変換回路と、前記第１
のクロックに同期して各々の前記低速データをラッチす
る２のＮ乗個のデータラッチ手段と、前記第１のクロッ
クと同一周波数の第２のクロックおよび前記第１のクロ
ックの２の１乗〜２のＮ乗倍の各々の周波数のクロック
信号から成るＮ−１個の第３のクロックを用いて２のＮ
乗個の前記データラッチ手段の各々の出力データを並直
列変換し２のＮ乗：１の多重化を行なう２のＮ乗：１多
重化手段とを備え、並列に供給される前記２のＮ乗チャ
ネルの低速データを１チャネルの直列の高速データに並
直列変換して２のＮ乗：１の多重化を行なう多重化回路
において、前記第１のクロックを２のＮ乗逓倍して第４
のクロックを発生する逓倍手段を備え、前記２のＮ乗：
１多重化手段がリセットパルスによりリセットされ前記
第４のクロックを順次２分周し各々前記第３のクロック
の各々および前記第２のクロックを生成する縦続接続さ
れたＮ段の２分周回路と、前記第１のクロックの立上が
り以後の前記第４のクロックの立上がりに同期して予め
定めたパルス幅の前記リセットパルスを発生するリセッ
ト手段とを備えて構成されている。
予め定めた周期の第１のクロックを発生するクロック源
と、前記第１のクロックに同期して２のＮ乗チャネルの
低速データを供給する低速データ変換回路と、前記第１
のクロックに同期して各々の前記低速データをラッチす
る２のＮ乗個のデータラッチ手段と、前記第１のクロッ
クと同一周波数の第２のクロックおよび前記第１のクロ
ックの２の１乗〜２のＮ乗倍の各々の周波数のクロック
信号から成るＮ−１個の第３のクロックを用いて２のＮ
乗個の前記データラッチ手段の各々の出力データを並直
列変換し２のＮ乗：１の多重化を行なう２のＮ乗：１多
重化手段とを備え、並列に供給される前記２のＮ乗チャ
ネルの低速データを１チャネルの直列の高速データに並
直列変換して２のＮ乗：１の多重化を行なう多重化回路
において、前記第１のクロックを２のＮ乗逓倍して第４
のクロックを発生する逓倍手段を備え、前記２のＮ乗：
１多重化手段がリセットパルスによりリセットされ前記
第４のクロックを順次２分周し各々前記第３のクロック
の各々および前記第２のクロックを生成する縦続接続さ
れたＮ段の２分周回路と、前記第１のクロックの立上が
り以後の前記第４のクロックの立上がりに同期して予め
定めたパルス幅の前記リセットパルスを発生するリセッ
ト手段とを備えて構成されている。
【００１４】
【実施例】次に、本発明の実施例を図５と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の多重化
回路は、従来の多重器６に代り同様に４チャネルの低速
データＤ１〜Ｄ４を多重化し１チャネルの多重化データ
ＤＯを生成する４：１の多重器１と、従来と同様の低速
データ変換回路３と、位相シフタ５とに加えて、低速ク
ロックＣＬを４逓倍し高速クロックＣＨを発生する逓倍
器４とを備える。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の多重化
回路は、従来の多重器６に代り同様に４チャネルの低速
データＤ１〜Ｄ４を多重化し１チャネルの多重化データ
ＤＯを生成する４：１の多重器１と、従来と同様の低速
データ変換回路３と、位相シフタ５とに加えて、低速ク
ロックＣＬを４逓倍し高速クロックＣＨを発生する逓倍
器４とを備える。
【００１５】多重器１は、従来の多重器６と同様のフリ
ップフロップＦ１１〜Ｆ１４と、多重回路１１と、フリ
ップフロップ１４と、バッファ１５とに加えて、フリッ
プフロップＦ１３，Ｆ１４の各々のデータをクロックＣ
Ｌで再度ラッチしデータｆ１３，ｆ１４をそれぞれ出力
するフリップフロップＦ２３，Ｆ２４と、従来のカウン
タ１６，１７の代りにリセット信号Ｒによりリセットさ
れ高速クロックＣＨの供給に応答して２分周クロックＣ
Ｘを，クロックＣＸを２分周し４分周クロックＣＹをそ
れぞれ出力するカウンタ２０，２１と、クロックＣＬ，
ＣＨの供給に応答してリセットパルスＲをカウンタ２
０，２１に供給するリセット回路２３と、クロックＣＨ
を反転しクロックＩＣＨを，クロックＣＹを反転しクロ
ックＩＣＹを，クロックＣＬを反転しクロックＩＣＬを
それぞれ出力するインバータＩ１１，Ｉ１２，Ｉ１３と
を備える。
ップフロップＦ１１〜Ｆ１４と、多重回路１１と、フリ
ップフロップ１４と、バッファ１５とに加えて、フリッ
プフロップＦ１３，Ｆ１４の各々のデータをクロックＣ
Ｌで再度ラッチしデータｆ１３，ｆ１４をそれぞれ出力
するフリップフロップＦ２３，Ｆ２４と、従来のカウン
タ１６，１７の代りにリセット信号Ｒによりリセットさ
れ高速クロックＣＨの供給に応答して２分周クロックＣ
Ｘを，クロックＣＸを２分周し４分周クロックＣＹをそ
れぞれ出力するカウンタ２０，２１と、クロックＣＬ，
ＣＨの供給に応答してリセットパルスＲをカウンタ２
０，２１に供給するリセット回路２３と、クロックＣＨ
を反転しクロックＩＣＨを，クロックＣＹを反転しクロ
ックＩＣＹを，クロックＣＬを反転しクロックＩＣＬを
それぞれ出力するインバータＩ１１，Ｉ１２，Ｉ１３と
を備える。
【００１６】逓倍器４は図２に示す２逓倍器を２段縦続
接続して４逓倍器を構成する。図２を参照すると、上記
２逓倍器は供給されたクロックＣＬの高周波成分を除去
する低域フィルタ４１と、低域フィルタ４１の出力を全
波整流する全波整流回路４２と、全波整流回路４２の出
力を正相入力に基準電圧ＶＲが逆相入力にそれぞれ供給
されるコンパレータ４３とを備える。
接続して４逓倍器を構成する。図２を参照すると、上記
２逓倍器は供給されたクロックＣＬの高周波成分を除去
する低域フィルタ４１と、低域フィルタ４１の出力を全
波整流する全波整流回路４２と、全波整流回路４２の出
力を正相入力に基準電圧ＶＲが逆相入力にそれぞれ供給
されるコンパレータ４３とを備える。
【００１７】図３を参照すると、リセット回路２２はデ
ータ端子ＤにクロックＣＬがクロック端子Ｃにクロック
ＩＣＨがそれぞれ供給され出力端子Ｑ，バーＱからそれ
ぞれ信号ｓ，ｔが出力されるフリップフロップ２２１
と、データ端子Ｄに信号ｓがクロック端子Ｃにクロック
ＩＣＨがそれぞれ供給され出力端子Ｑから信号ｕが出力
されるフリップフロップ２２２と、信号ｔ，ｓの否定論
理積演算を行ないリセットパルスＲを出力するＮＡＮＤ
ゲート２２３とを備える。
ータ端子ＤにクロックＣＬがクロック端子Ｃにクロック
ＩＣＨがそれぞれ供給され出力端子Ｑ，バーＱからそれ
ぞれ信号ｓ，ｔが出力されるフリップフロップ２２１
と、データ端子Ｄに信号ｓがクロック端子Ｃにクロック
ＩＣＨがそれぞれ供給され出力端子Ｑから信号ｕが出力
されるフリップフロップ２２２と、信号ｔ，ｓの否定論
理積演算を行ないリセットパルスＲを出力するＮＡＮＤ
ゲート２２３とを備える。
【００１８】次に、図１，図２および図３を参照して本
実施例の多重化回路の動作について説明すると、クロッ
ク源３２からの低速クロックＣＬは従来例と同様にデー
タ変換部３１に供給されるとともに、多重器１のリセッ
ト回路２２とインバータＩ１３、および逓倍器４にそれ
ぞれ供給される。上述のように、２逓倍器の２段縦続接
続から成る逓倍器４はクロックＣＬを４逓倍し、高速ク
ロックＣＨを発生する。上記２逓倍器は低域フィルタ４
１を経由した入力信号を全波整流回路４２で全波整流
し、この入力信号の振幅波形の負電位側を正電位側に折
返すことによりこの波形のピークの数が２倍となる全波
整流信号をコンパレータ４３に供給する。コンパレータ
４３は、この全波整流信号のレベルを基準電圧ＶＲをし
きい値として″Ｈ″，″Ｌ″を判定し、上記入力信号の
２倍の周波数の出力信号を発生する。クロックＣＨはイ
ンバータＩ１１と位相シフタ５とに供給される。クロッ
クＣＨをインバータＩ１１で反転したクロックＩＣＨは
カウンタ２０とリセット回路２２とに供給される。
実施例の多重化回路の動作について説明すると、クロッ
ク源３２からの低速クロックＣＬは従来例と同様にデー
タ変換部３１に供給されるとともに、多重器１のリセッ
ト回路２２とインバータＩ１３、および逓倍器４にそれ
ぞれ供給される。上述のように、２逓倍器の２段縦続接
続から成る逓倍器４はクロックＣＬを４逓倍し、高速ク
ロックＣＨを発生する。上記２逓倍器は低域フィルタ４
１を経由した入力信号を全波整流回路４２で全波整流
し、この入力信号の振幅波形の負電位側を正電位側に折
返すことによりこの波形のピークの数が２倍となる全波
整流信号をコンパレータ４３に供給する。コンパレータ
４３は、この全波整流信号のレベルを基準電圧ＶＲをし
きい値として″Ｈ″，″Ｌ″を判定し、上記入力信号の
２倍の周波数の出力信号を発生する。クロックＣＨはイ
ンバータＩ１１と位相シフタ５とに供給される。クロッ
クＣＨをインバータＩ１１で反転したクロックＩＣＨは
カウンタ２０とリセット回路２２とに供給される。
【００１９】多重器１の入力データＤ１〜Ｄ４とクロッ
クＣＬ，ＩＣＨ，ＣＸ，ＣＹ，ＩＣＹ，リセットパルス
Ｒ，信号ｓ，ｔ，ｕの各々の位相関係を示すタイムチャ
ートである図４を併せて参照すると、低速データＤ１〜
Ｄ４は各々のクロス点と低速クロックＣＬの立上がりと
が同一となる位相（同相）で出力される。リセット回路
２２のフリップフロップ２２１はクロックＣＬ，ＩＣＨ
の供給に応答しクロックＩＣＨの立上りにおいて互いに
逆相の信号ｓ，ｔを出力する。また、信号ｓとクロック
ＩＣＨの供給に応答しフリップフロップ２２２は信号ｕ
を出力し、ＮＡＮＤゲート２２３はこれら信号ｔ，ｕの
否定論理積出力であるリセットパルスＲを出力する。こ
のリセットパルスＲの″Ｈ″レベルの間カウンタ２０，
２１がリセット状態となり、それぞれからのクロックＣ
Ｘ，ＣＹが″Ｌ″レベルに固定される。リセットパルス
Ｒが″Ｌ″レベルとなるとリセット解除状態となり、カ
ウンタ２０，２１が分周動作を再開し、クロックＣＸ，
ＣＹの供給が開始される。リセットパルスＲは、クロッ
クＣＬの立上がり後のクロックＩＣＨの立上がりの位相
で生じるため、クロックＣＬとクロックＣＸ，ＣＹとの
位相差αは常に一定の値となり、したがって、これらク
ロックＣＬとクロックＣＸ，ＣＹとは位相同期状態とな
る。
クＣＬ，ＩＣＨ，ＣＸ，ＣＹ，ＩＣＹ，リセットパルス
Ｒ，信号ｓ，ｔ，ｕの各々の位相関係を示すタイムチャ
ートである図４を併せて参照すると、低速データＤ１〜
Ｄ４は各々のクロス点と低速クロックＣＬの立上がりと
が同一となる位相（同相）で出力される。リセット回路
２２のフリップフロップ２２１はクロックＣＬ，ＩＣＨ
の供給に応答しクロックＩＣＨの立上りにおいて互いに
逆相の信号ｓ，ｔを出力する。また、信号ｓとクロック
ＩＣＨの供給に応答しフリップフロップ２２２は信号ｕ
を出力し、ＮＡＮＤゲート２２３はこれら信号ｔ，ｕの
否定論理積出力であるリセットパルスＲを出力する。こ
のリセットパルスＲの″Ｈ″レベルの間カウンタ２０，
２１がリセット状態となり、それぞれからのクロックＣ
Ｘ，ＣＹが″Ｌ″レベルに固定される。リセットパルス
Ｒが″Ｌ″レベルとなるとリセット解除状態となり、カ
ウンタ２０，２１が分周動作を再開し、クロックＣＸ，
ＣＹの供給が開始される。リセットパルスＲは、クロッ
クＣＬの立上がり後のクロックＩＣＨの立上がりの位相
で生じるため、クロックＣＬとクロックＣＸ，ＣＹとの
位相差αは常に一定の値となり、したがって、これらク
ロックＣＬとクロックＣＸ，ＣＹとは位相同期状態とな
る。
【００２０】一方、本実施例の多重器１の一般的な動作
は従来の多重器６と同様であり、後述の本発明に直接間
連するもの以外は冗長とならないよう説明を省略する。
は従来の多重器６と同様であり、後述の本発明に直接間
連するもの以外は冗長とならないよう説明を省略する。
【００２１】多重回路１１の多重回路１１１，１１２に
供給されるクロックＩＣＹのデータｆ１１〜ｆ１４のク
ロス点との位相差αにより、クロックＣＬの″Ｌ″レベ
ルの間に供給されるデータｆ１３，ｆ１４にデータの変
化点が含まれないように、フリップフロップＦ２３，Ｆ
２４はクロックＣＬの″Ｈ″レベルの間に供給されるデ
ータｆ１１，ｆ１２に対してクロックＣＬの半周期分遅
延させる。
供給されるクロックＩＣＹのデータｆ１１〜ｆ１４のク
ロス点との位相差αにより、クロックＣＬの″Ｌ″レベ
ルの間に供給されるデータｆ１３，ｆ１４にデータの変
化点が含まれないように、フリップフロップＦ２３，Ｆ
２４はクロックＣＬの″Ｈ″レベルの間に供給されるデ
ータｆ１１，ｆ１２に対してクロックＣＬの半周期分遅
延させる。
【００２２】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、リセット回路の２つのフリップフロップ
の代りに、低速クロックでトリガされるモノステブルマ
ルチバイブレータを用い、容量値および抵抗値で決る時
定数によりリセット時間を制御することも、本発明の主
旨を逸脱しない限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、リセット回路の２つのフリップフロップ
の代りに、低速クロックでトリガされるモノステブルマ
ルチバイブレータを用い、容量値および抵抗値で決る時
定数によりリセット時間を制御することも、本発明の主
旨を逸脱しない限り適用できることは勿論である。
【００２３】
【発明の効果】以上説明したように、本発明の多重化回
路は、低速クロックを２のＮ乗逓倍して高速クロックを
発生する逓倍手段を備え、２のＮ乗：１多重化手段がリ
セットパルスによりリセットされ上記高速クロックを順
次２分周し第３のクロックの各々および第２のクロック
を生成する縦続接続されたＮ個の２分周回路と、上記低
速クロックの立上がり以後の上記高速クロックの立上が
りに同期した上記リセットパルスを発生するリセット手
段とを備えるので、高価なＶＣＯを用いる位相同期用の
ＰＬＬ回路は不要となりモノリシック化も容易となると
いう効果がある。さらに、従来必要であった上記２のＮ
乗：１多重化手段の位相調整箇所が削減できるという効
果がある。
路は、低速クロックを２のＮ乗逓倍して高速クロックを
発生する逓倍手段を備え、２のＮ乗：１多重化手段がリ
セットパルスによりリセットされ上記高速クロックを順
次２分周し第３のクロックの各々および第２のクロック
を生成する縦続接続されたＮ個の２分周回路と、上記低
速クロックの立上がり以後の上記高速クロックの立上が
りに同期した上記リセットパルスを発生するリセット手
段とを備えるので、高価なＶＣＯを用いる位相同期用の
ＰＬＬ回路は不要となりモノリシック化も容易となると
いう効果がある。さらに、従来必要であった上記２のＮ
乗：１多重化手段の位相調整箇所が削減できるという効
果がある。
【図１】本発明の多重化回路の一実施例を示すブロック
図である。
図である。
【図２】図１の逓倍回路の構成を示すブロック図であ
る。
る。
【図３】図１のリセット回路の構成を示すブロック図で
ある。
ある。
【図４】本実施例の多重化回路におけるクロックの位相
関係を示すタイムチャートである。
関係を示すタイムチャートである。
【図５】従来の多重化回路の一例を示すブロック図であ
る。
る。
【図６】多重回路の構成を示すブロック図である。
【図７】図５のＰＬＬの構成を示すブロック図である。
【図８】従来の多重化回路におけるクロックの位相関係
を示すタイムチャートである。
を示すタイムチャートである。
【図９】従来の多重化回路における動作の一例を示すタ
イムチャートである。
イムチャートである。
１，６ 多重器 ３ 低速データ変換回路 ４ 逓倍器 ５，２４ 位相シフタ ７ ＰＬＬ １１，１１１，１１２，１１３ 多重回路 １４，２２１，２２２，Ｆ１１〜Ｆ１４，Ｆ２３，Ｆ２
４ フリップフロップ １５，２５ バッファ １６〜１８，２０，２１ カウンタ ２２ リセット回路 ３１ データ変換部 ３２ クロック源 ４１，７２ 低域フィルタ ４２ 全波整流回路 ４３ コンパレータ ７１ 位相比較器 ７３ ＶＣＯ ２２３ ＮＡＮＤゲート Ｉ１１〜Ｉ１３ インバータ
４ フリップフロップ １５，２５ バッファ １６〜１８，２０，２１ カウンタ ２２ リセット回路 ３１ データ変換部 ３２ クロック源 ４１，７２ 低域フィルタ ４２ 全波整流回路 ４３ コンパレータ ７１ 位相比較器 ７３ ＶＣＯ ２２３ ＮＡＮＤゲート Ｉ１１〜Ｉ１３ インバータ
Claims (4)
- 【請求項１】 予め定めた周期の第１のクロックを発生
するクロック源と、前記第１のクロックに同期して２の
Ｎ乗チャネルの低速データを供給する低速データ変換回
路と、前記第１のクロックに同期して各々の前記低速デ
ータをラッチする２のＮ乗個のデータラッチ手段と、前
記第１のクロックと同一周波数の第２のクロックおよび
前記第１のクロックの２の１乗〜２のＮ乗倍の各々の周
波数のクロック信号から成るＮ−１個の第３のクロック
を用いて２のＮ乗個の前記データラッチ手段の各々の出
力データを並直列変換し２のＮ乗：１の多重化を行なう
２のＮ乗：１多重化手段とを備え、並列に供給される前
記２のＮ乗チャネルの低速データを１チャネルの直列の
高速データに並直列変換して２のＮ乗：１の多重化を行
なう多重化回路において、 前記第１のクロックを２のＮ乗逓倍して第４のクロック
を発生する逓倍手段を備え、 前記２のＮ乗：１多重化手段がリセットパルスによりリ
セットされ前記第４のクロックを順次２分周し各々前記
第３のクロックの各々および前記第２のクロックを生成
する縦続接続されたＮ段の２分周回路と、前記第１のク
ロックの立上がり以後の前記第４のクロックの立上がり
に同期して予め定めたパルス幅の前記リセットパルスを
発生するリセット手段とを備えることを特徴とする多重
化回路。 - 【請求項２】 前記Ｎが２であり、前記第１のクロック
に同期して各々の前記低速データをラッチする４個のデ
ータラッチ手段と、前記第１のクロックと同一周波数の
第２のクロックおよび前記第１のクロックの２倍および
４倍の周波数の各々のクロック信号から成る第３のクロ
ックを用いて各々予め定めた４個の前記データラッチ手
段の出力データを並直列変換し４：１の多重化を行なう
４：１多重化手段とを備える多重化回路において、 前記第１のクロックを４逓倍して第４のクロックを発生
する逓倍手段を備え、 前記４：１多重化手段が、リセットパルスによりリセッ
トされ前記第４のクロックを順次２分周し各々前記第３
のクロックの各々および前記第２のクロックを生成する
縦続接続された２段の分周回路を備えることを特徴とす
る請求項１記載の多重化回路。 - 【請求項３】 前記リセット手段が、データ入力端子に
前記第１のクロックがクロック入力端子に前記第４のク
ロックがそれぞれ供給された第１のフリップフロップ
と、 データ入力端子に前記第１のフリップフロップの正相出
力がクロック入力端子に前記第４のクロックがそれぞれ
供給された第２のフリップフロップと、 前記第２のフリップフロップの出力と前記第１のフリッ
プフロップの逆相出力との否定論理積演算を行なう論理
回路とを備えることを特徴とする請求項１記載の多重化
回路。 - 【請求項４】 前記リセット手段が、前記第１のクロッ
クでトリガされ容量値および抵抗値で決る時定数により
リセット時間を制御する単安定マルチバイブレータを備
えることを特徴とする請求項１記載の多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294853A JPH08154082A (ja) | 1994-11-29 | 1994-11-29 | 多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294853A JPH08154082A (ja) | 1994-11-29 | 1994-11-29 | 多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08154082A true JPH08154082A (ja) | 1996-06-11 |
Family
ID=17813104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294853A Pending JPH08154082A (ja) | 1994-11-29 | 1994-11-29 | 多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08154082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117636A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | マルチプレクサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199917A (ja) * | 1975-02-28 | 1976-09-03 | Nippon Electric Co | Tajukakairo |
| JPH06303209A (ja) * | 1993-04-14 | 1994-10-28 | Nec Corp | 多重化回路 |
-
1994
- 1994-11-29 JP JP6294853A patent/JPH08154082A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199917A (ja) * | 1975-02-28 | 1976-09-03 | Nippon Electric Co | Tajukakairo |
| JPH06303209A (ja) * | 1993-04-14 | 1994-10-28 | Nec Corp | 多重化回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117636A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | マルチプレクサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4658406A (en) | Digital frequency divider or synthesizer and applications thereof | |
| KR100307990B1 (ko) | 디지털 ｐｌｌ 회로 및 클록 생성 방법 | |
| JP4425426B2 (ja) | オーバーサンプリング型クロックリカバリ回路 | |
| US4423383A (en) | Programmable multiple frequency ratio synchronous clock signal generator circuit and method | |
| EP0526227A2 (en) | Phase-locked loop | |
| US4669099A (en) | Digital frequency multiplier | |
| US6229358B1 (en) | Delayed matching signal generator and frequency multiplier using scaled delay networks | |
| US6150855A (en) | Phase-locked loop and resulting frequency multiplier | |
| EP0723718A1 (en) | Clock frequency multiplying and squaring circuit and method | |
| JPS62230118A (ja) | デジタル位相同期ル−プ回路 | |
| US6956922B2 (en) | Generating non-integer clock division | |
| JPH08154082A (ja) | 多重化回路 | |
| JPH06303209A (ja) | 多重化回路 | |
| KR100807610B1 (ko) | Ｓｍｄ 임의 체배회로 | |
| KR100271717B1 (ko) | 클럭 주파수 체배 장치를 포함하는 반도체 메모리 장치의 데이터 전송 장치 | |
| JPH1117636A (ja) | マルチプレクサ | |
| US6091270A (en) | Process for multiplying the frequency of a clock signal with control of the duty ratio, and corresponding device | |
| JP3521901B2 (ja) | クロック／データ・リカバリ回路 | |
| JP3037237B2 (ja) | 同期回路及びその同期方法及びｌｓｉ | |
| JP2000013347A (ja) | 多重化回路及びその多重化のための並直列変換用ラッチクロック生成回路 | |
| JPH1056362A (ja) | ディジタル信号処理集積回路 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JP2586812B2 (ja) | 位相同期発振器 | |
| JPS6347389B2 (ja) | ||
| JPH10270999A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |