JPH088701A - クロック配給装置 - Google Patents
クロック配給装置Info
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- JPH088701A JPH088701A JP6143218A JP14321894A JPH088701A JP H088701 A JPH088701 A JP H088701A JP 6143218 A JP6143218 A JP 6143218A JP 14321894 A JP14321894 A JP 14321894A JP H088701 A JPH088701 A JP H088701A
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- input
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- synchronous circuit
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Abstract
(57)【要約】
【目的】動作電流のピークを分散させることができ、瞬
間的な電源電圧低下を小さくし回路動作の安定化を図れ
るクロック配給装置を実現する。 【構成】クロックＣＬＫの供給ラインＬCLK の同期回路
ブロックＢＬ１〜（ＢＬ n-1 ）の入力前段部に遅延素子
ＤＬＣ１〜ＤＬＣn-1 を接続し、各同期回路ブロックＢ
Ｌ１〜ＢＬｎには、所定の間隔で位相をずらしたクロッ
クＣＬＫを供給するように構成する。これにより、各同
期回路ブロックＢＬ１〜ＢＬｎの動作電流のピークを分
散させることができ、瞬間的な電源電圧低下を小さくで
き、回路動作の不安定化を防止できる。
間的な電源電圧低下を小さくし回路動作の安定化を図れ
るクロック配給装置を実現する。 【構成】クロックＣＬＫの供給ラインＬCLK の同期回路
ブロックＢＬ１〜（ＢＬ n-1 ）の入力前段部に遅延素子
ＤＬＣ１〜ＤＬＣn-1 を接続し、各同期回路ブロックＢ
Ｌ１〜ＢＬｎには、所定の間隔で位相をずらしたクロッ
クＣＬＫを供給するように構成する。これにより、各同
期回路ブロックＢＬ１〜ＢＬｎの動作電流のピークを分
散させることができ、瞬間的な電源電圧低下を小さくで
き、回路動作の不安定化を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、並列的に動作する複数
の回路ブロックに対してクロックを配給する装置に関す
るものである。
の回路ブロックに対してクロックを配給する装置に関す
るものである。
【０００２】
【従来の技術】図７は、従来のクロック配給方式を説明
するためのブロック図である。図７において、ＢＬ１〜
ＢＬｎは並列に配列された同期回路ブロック、ＤＩは入
力データ、ＤＯは出力データ、ＣＬＫはクロックをそれ
ぞれ示している。
するためのブロック図である。図７において、ＢＬ１〜
ＢＬｎは並列に配列された同期回路ブロック、ＤＩは入
力データ、ＤＯは出力データ、ＣＬＫはクロックをそれ
ぞれ示している。
【０００３】このような構成において、各同期回路ブロ
ックＢＬ１〜ＢＬｎでは、同一のクロックＣＬＫの入力
に同期して、入力データＤＩに対する処理が同時に並列
的に行われ、その処理結果が各同期回路ブロックＢＬ１
〜ＢＬｎからデータ出力ＤＯとして出力される。この場
合、クロックＣＬＫは、各同期回路ブロックＢＬ１〜Ｂ
Ｌｎ間で極力スキューを小さくするように供給される。
ックＢＬ１〜ＢＬｎでは、同一のクロックＣＬＫの入力
に同期して、入力データＤＩに対する処理が同時に並列
的に行われ、その処理結果が各同期回路ブロックＢＬ１
〜ＢＬｎからデータ出力ＤＯとして出力される。この場
合、クロックＣＬＫは、各同期回路ブロックＢＬ１〜Ｂ
Ｌｎ間で極力スキューを小さくするように供給される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方式では、極力クロックＣＬＫをブロック間で
スキューを小さくするように供給されるようにしている
が、各同期回路ブロックＢＬ１〜ＢＬｎがクロックＣＬ
Ｋに同期して動作するため、スキューが小さいほど各同
期回路ブロックＢＬ１〜ＢＬｎの動作電流のピークが重
なることになる。このように、ピーク電流が重なること
で、電源ラインにおける配線抵抗などのインピーダンス
による瞬間的な電圧低下が大きくなり、動作が不安定に
なるという問題点がある。
た従来の方式では、極力クロックＣＬＫをブロック間で
スキューを小さくするように供給されるようにしている
が、各同期回路ブロックＢＬ１〜ＢＬｎがクロックＣＬ
Ｋに同期して動作するため、スキューが小さいほど各同
期回路ブロックＢＬ１〜ＢＬｎの動作電流のピークが重
なることになる。このように、ピーク電流が重なること
で、電源ラインにおける配線抵抗などのインピーダンス
による瞬間的な電圧低下が大きくなり、動作が不安定に
なるという問題点がある。
【０００５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、動作電流のピークを分散させる
ことができ、瞬間的な電源電圧低下を小さくし回路動作
の安定化を図れるクロック配給装置を提供することにあ
る。
のであり、その目的は、動作電流のピークを分散させる
ことができ、瞬間的な電源電圧低下を小さくし回路動作
の安定化を図れるクロック配給装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のクロックに同期して並列的に動作する複数
の回路ブロックに対してクロックを配給する装置は、上
記複数の回路ブロック間でクロックの位相をずらして供
給する手段を有する。
め、本発明のクロックに同期して並列的に動作する複数
の回路ブロックに対してクロックを配給する装置は、上
記複数の回路ブロック間でクロックの位相をずらして供
給する手段を有する。
【０００７】また、本発明のクロック配給装置は、上記
複数の回路ブロックへの各入力データの位相を、対応す
るブロックへ入力されるクロックの位相と同じだけずら
す手段を有する。また、上記複数の回路ブロックからの
各出力データ間の位相を合わせる手段を有する。
複数の回路ブロックへの各入力データの位相を、対応す
るブロックへ入力されるクロックの位相と同じだけずら
す手段を有する。また、上記複数の回路ブロックからの
各出力データ間の位相を合わせる手段を有する。
【０００８】
【作用】本発明のクロック配給装置によれば、並列的に
動作する複数の回路ブロック間で、位相が異なる（ずら
され）クロックが供給される。これに伴い、各回路ブロ
ックにおける動作電流のピークが分散され、全体的なピ
ーク値が低くなる。その結果、瞬間的な電源電圧の低下
が防止される。
動作する複数の回路ブロック間で、位相が異なる（ずら
され）クロックが供給される。これに伴い、各回路ブロ
ックにおける動作電流のピークが分散され、全体的なピ
ーク値が低くなる。その結果、瞬間的な電源電圧の低下
が防止される。
【０００９】また、本発明のクロック配給装置によれ
ば、各回路ブロックのデータ入力がクロックと同じだけ
位相がずらされ、あるいは加えてデータ出力間の位相が
合わせられる。その結果、データ入力あるいは出力とク
ロック間のスキューが低減される。
ば、各回路ブロックのデータ入力がクロックと同じだけ
位相がずらされ、あるいは加えてデータ出力間の位相が
合わせられる。その結果、データ入力あるいは出力とク
ロック間のスキューが低減される。
【００１０】
【実施例】図１は、本発明に係るクロック配給装置の第
１の実施例を示すブロック図であって、従来例を示す図
７と同一構成部分は同一符号をもって表す。すなわち、
ＢＬ１〜ＢＬｎは同期回路ブロック、ＤＩは入力デー
タ、ＤＯは出力データ、ＣＬＫはクロック、ＤＬＣ１〜
ＤＬＣn-1 ，ＤＬＩ１1 〜ＤＬＩ１n- 1 ，ＤＬＩ２2 〜
ＤＬＩ２n-1 ，ＤＬＯ２2 、ＤＬＯｎ1 〜ＤＬＯｎn-1
は遅延素子をそれぞれ示している。
１の実施例を示すブロック図であって、従来例を示す図
７と同一構成部分は同一符号をもって表す。すなわち、
ＢＬ１〜ＢＬｎは同期回路ブロック、ＤＩは入力デー
タ、ＤＯは出力データ、ＣＬＫはクロック、ＤＬＣ１〜
ＤＬＣn-1 ，ＤＬＩ１1 〜ＤＬＩ１n- 1 ，ＤＬＩ２2 〜
ＤＬＩ２n-1 ，ＤＬＯ２2 、ＤＬＯｎ1 〜ＤＬＯｎn-1
は遅延素子をそれぞれ示している。
【００１１】図１の回路では、クロックＣＬＫの供給ラ
インＬCLK の同期回路ブロックＢＬ１〜（ＢＬn-1 ）の
入力前段部に遅延素子ＤＬＣ１〜ＤＬＣn-1 が接続され
ている。これにより、各同期回路ブロックＢＬ１〜ＢＬ
ｎには、所定の間隔で位相がずれたクロックＣＬＫが供
給される。
インＬCLK の同期回路ブロックＢＬ１〜（ＢＬn-1 ）の
入力前段部に遅延素子ＤＬＣ１〜ＤＬＣn-1 が接続され
ている。これにより、各同期回路ブロックＢＬ１〜ＢＬ
ｎには、所定の間隔で位相がずれたクロックＣＬＫが供
給される。
【００１２】また、各同期回路ブロックＢＬ１〜（ＢＬ
n-1 ）へのデータ入力ラインＬDI1〜（ＬDIn-1 ）に
は、各同期回路ブロックＢＬ１〜（ＢＬn-1 ）へ入力さ
れるクロックＣＬＫと同様の遅延素子により同様の位相
ずれを付与している。具体的には、データ入力ラインＬ
DI1 には（ｎ−１）個の遅延素子ＤＬＩ１1〜ＤＬＩ１
n-1 が直列に接続され、データ入力ラインＬDI2 には
（ｎ−２）個の遅延素子ＤＬＩ２2 〜ＤＬＩ２n-1 が直
列に接続され、以下、同様の関係をもって、図示しない
各データ入力ラインＬDI3 〜ＬDIn-1 に、それぞれ（Ｎ
−３）個から１個の遅延素子がそれぞれ接続されてい
る。
n-1 ）へのデータ入力ラインＬDI1〜（ＬDIn-1 ）に
は、各同期回路ブロックＢＬ１〜（ＢＬn-1 ）へ入力さ
れるクロックＣＬＫと同様の遅延素子により同様の位相
ずれを付与している。具体的には、データ入力ラインＬ
DI1 には（ｎ−１）個の遅延素子ＤＬＩ１1〜ＤＬＩ１
n-1 が直列に接続され、データ入力ラインＬDI2 には
（ｎ−２）個の遅延素子ＤＬＩ２2 〜ＤＬＩ２n-1 が直
列に接続され、以下、同様の関係をもって、図示しない
各データ入力ラインＬDI3 〜ＬDIn-1 に、それぞれ（Ｎ
−３）個から１個の遅延素子がそれぞれ接続されてい
る。
【００１３】さらに、各同期回路ブロックＢＬ１〜ＢＬ
ｎの出力データの位相ずれを修正するために、データ入
力とは逆の関係をもつ遅延を付与するように、同期回路
ブロックＢＬ２のデータ出力ラインＬDO2 に１個の遅延
素子ＤＬＯ２2 が接続され、以下、データ出力ラインＬ
DO3 〜ＬDOn に２個から（ｎ−１）個の遅延素子がそれ
ぞれ接続されている。
ｎの出力データの位相ずれを修正するために、データ入
力とは逆の関係をもつ遅延を付与するように、同期回路
ブロックＢＬ２のデータ出力ラインＬDO2 に１個の遅延
素子ＤＬＯ２2 が接続され、以下、データ出力ラインＬ
DO3 〜ＬDOn に２個から（ｎ−１）個の遅延素子がそれ
ぞれ接続されている。
【００１４】このような構成において、クロックＣＬＫ
が同期回路ブロックＢＬｎに直接入力され、同期回路ブ
ロックＢＬn-1 には遅延素子ＤＬＣn-1 で所定時間遅延
されたクロックＣＬＫが入力され、以下同様にして、同
期回路ブロックＢＬ２には遅延素子ＤＬＣn-1 〜ＤＬＣ
２で所定時間遅延されたクロックＣＬＫが入力され、同
期回路ブロックＢＬ１には遅延素子ＤＬＣn-1 〜ＤＬＣ
１で所定時間遅延されたクロックが入力される。すなわ
ち、各同期回路ブロックＢＬ１〜ＢＬｎには、それぞれ
一遅延素子分だけ位相のずれたクロックＣＬＫが入力さ
れる。
が同期回路ブロックＢＬｎに直接入力され、同期回路ブ
ロックＢＬn-1 には遅延素子ＤＬＣn-1 で所定時間遅延
されたクロックＣＬＫが入力され、以下同様にして、同
期回路ブロックＢＬ２には遅延素子ＤＬＣn-1 〜ＤＬＣ
２で所定時間遅延されたクロックＣＬＫが入力され、同
期回路ブロックＢＬ１には遅延素子ＤＬＣn-1 〜ＤＬＣ
１で所定時間遅延されたクロックが入力される。すなわ
ち、各同期回路ブロックＢＬ１〜ＢＬｎには、それぞれ
一遅延素子分だけ位相のずれたクロックＣＬＫが入力さ
れる。
【００１５】同様に、入力データＤＩが同期回路ブロッ
クＢＬｎに直接入力され、同期回路ブロックＢＬn-1 に
は１個の遅延素子で所定時間遅延された入力データＤＩ
が入力され、以下同様にして、同期回路ブロックＢＬ２
には遅延素子ＤＬＩ２2 〜ＤＬＩ２n-1 で所定時間遅延
されたデータが入力され、同期回路ブロックＢＬ１には
遅延素子ＤＬＩ１n-1 〜ＤＬＩ１1 で所定時間遅延され
たデータが入力される。すなわち、各同期回路ブロック
ＢＬ１〜ＢＬｎには、クロックＣＬＫと同様に、それぞ
れ一遅延素子分だけ位相のずれたデータＤＩが入力され
る。
クＢＬｎに直接入力され、同期回路ブロックＢＬn-1 に
は１個の遅延素子で所定時間遅延された入力データＤＩ
が入力され、以下同様にして、同期回路ブロックＢＬ２
には遅延素子ＤＬＩ２2 〜ＤＬＩ２n-1 で所定時間遅延
されたデータが入力され、同期回路ブロックＢＬ１には
遅延素子ＤＬＩ１n-1 〜ＤＬＩ１1 で所定時間遅延され
たデータが入力される。すなわち、各同期回路ブロック
ＢＬ１〜ＢＬｎには、クロックＣＬＫと同様に、それぞ
れ一遅延素子分だけ位相のずれたデータＤＩが入力され
る。
【００１６】そして、各同期回路ブロックＢＬ１〜ＢＬ
ｎでは、それぞれクロックＣＬＫの入力に同期して、入
力データＤＩに対する処理が並列的に行われ、その処理
結果が各同期回路ブロックＢＬ１〜ＢＬｎからデータ出
力ＤＯとして出力される。
ｎでは、それぞれクロックＣＬＫの入力に同期して、入
力データＤＩに対する処理が並列的に行われ、その処理
結果が各同期回路ブロックＢＬ１〜ＢＬｎからデータ出
力ＤＯとして出力される。
【００１７】各同期回路ブロックＢＬ１〜ＢＬｎから出
力されたデータは、入力データと逆の位相関係を持つよ
うにして出力される。すなわち、同期回路ブロックＢＬ
１からの出力データはそのまま出力され、同期回路ブロ
ックＢＬ２からの出力データは遅延素子ＤＬＯ２2 で所
定時間遅延作用を受けて出力され、以下同様に、同期回
路ブロックＢＬ３〜ＢＬｎからは１個ずつ多い遅延素子
を介してそれぞれ出力される。
力されたデータは、入力データと逆の位相関係を持つよ
うにして出力される。すなわち、同期回路ブロックＢＬ
１からの出力データはそのまま出力され、同期回路ブロ
ックＢＬ２からの出力データは遅延素子ＤＬＯ２2 で所
定時間遅延作用を受けて出力され、以下同様に、同期回
路ブロックＢＬ３〜ＢＬｎからは１個ずつ多い遅延素子
を介してそれぞれ出力される。
【００１８】図２は、図１の回路の各ブロックに入力さ
れるクロック、各ブロックおよび全体における動作電流
を示す波形図である。図２においてＣＬＫ１〜ＣＬＫｎ
はそぞれ同期回路ブロックＢＬ１〜ＢＬｎに入力される
クロックを示し、ＩB は各同期回路ブロックの動作電流
を示し、ＩC は全体での動作電流を示している。図２に
示すように、ブロック毎にクロックの位相を遅延素子で
ずらして供給することにより、各同期回路ブロックＢＬ
１〜ＢＬｎはクロックＣＬＫ（１〜ｎ）が遷移するとき
に動作電流が大きくなりピーク値を示す。そして、本回
路においては、図２に示すように、クロックＣＬＫがブ
ロック間でずれているため、各ブロックの動作電流のピ
ーク位置が分散し、全体ではピーク値が低くなってい
る。
れるクロック、各ブロックおよび全体における動作電流
を示す波形図である。図２においてＣＬＫ１〜ＣＬＫｎ
はそぞれ同期回路ブロックＢＬ１〜ＢＬｎに入力される
クロックを示し、ＩB は各同期回路ブロックの動作電流
を示し、ＩC は全体での動作電流を示している。図２に
示すように、ブロック毎にクロックの位相を遅延素子で
ずらして供給することにより、各同期回路ブロックＢＬ
１〜ＢＬｎはクロックＣＬＫ（１〜ｎ）が遷移するとき
に動作電流が大きくなりピーク値を示す。そして、本回
路においては、図２に示すように、クロックＣＬＫがブ
ロック間でずれているため、各ブロックの動作電流のピ
ーク位置が分散し、全体ではピーク値が低くなってい
る。
【００１９】以上説明したように、本実施例によれば、
クロックＣＬＫの供給ラインＬCLKの同期回路ブロック
ＢＬ１〜（ＢＬn-1 ）の入力前段部に遅延素子ＤＬＣ１
〜ＤＬＣn-1 を接続し、各同期回路ブロックＢＬ１〜Ｂ
Ｌｎには、所定の間隔で位相をずらしたクロックＣＬＫ
を供給するように構成したので、各同期回路ブロックＢ
Ｌ１〜ＢＬｎの動作電流のピークを分散させることがで
き、瞬間的な電源電圧低下を小さくでき、回路の動作の
不安定化を防止することができる。また、電源ラインの
インピーダンスを従来ほど低くする必要がないため、電
源ラインを従来より細い配線で構成でき面積を縮小でき
る利点がある。
クロックＣＬＫの供給ラインＬCLKの同期回路ブロック
ＢＬ１〜（ＢＬn-1 ）の入力前段部に遅延素子ＤＬＣ１
〜ＤＬＣn-1 を接続し、各同期回路ブロックＢＬ１〜Ｂ
Ｌｎには、所定の間隔で位相をずらしたクロックＣＬＫ
を供給するように構成したので、各同期回路ブロックＢ
Ｌ１〜ＢＬｎの動作電流のピークを分散させることがで
き、瞬間的な電源電圧低下を小さくでき、回路の動作の
不安定化を防止することができる。また、電源ラインの
インピーダンスを従来ほど低くする必要がないため、電
源ラインを従来より細い配線で構成でき面積を縮小でき
る利点がある。
【００２０】また、本実施例によれば、各同期回路ブロ
ックＢＬ１〜（ＢＬn-1 ）へのデータ入力ラインＬDI1
〜（ＬDIn-1 ）には、各同期回路ブロックＢＬ１〜（Ｂ
Ｌn- 1 ）へ入力されるクロックＣＬＫと同様の遅延素子
により同様の位相ずれを付与しているので、データ入力
にもクロックＣＬＫと同様の遅延を与えることができ、
スキューの発生を防止できる。さらに、データ入力とは
逆の関係をもつ遅延を付与するように各データ出力ライ
ンＬDO2 〜ＬDOn に１個から（ｎ−１）個の遅延素子を
それぞれ接続したので、各同期回路ブロックＢＬ１〜Ｂ
Ｌｎの出力データの位相ずれを修正することができ、次
段へのスキューを小さくできる。
ックＢＬ１〜（ＢＬn-1 ）へのデータ入力ラインＬDI1
〜（ＬDIn-1 ）には、各同期回路ブロックＢＬ１〜（Ｂ
Ｌn- 1 ）へ入力されるクロックＣＬＫと同様の遅延素子
により同様の位相ずれを付与しているので、データ入力
にもクロックＣＬＫと同様の遅延を与えることができ、
スキューの発生を防止できる。さらに、データ入力とは
逆の関係をもつ遅延を付与するように各データ出力ライ
ンＬDO2 〜ＬDOn に１個から（ｎ−１）個の遅延素子を
それぞれ接続したので、各同期回路ブロックＢＬ１〜Ｂ
Ｌｎの出力データの位相ずれを修正することができ、次
段へのスキューを小さくできる。
【００２１】図３は、本発明に係るクロック配給装置の
第２の実施例を示すブロック図である。本実施例では、
同期回路ブロックを２つに分け、偶数番目の同期回路ブ
ロックＢＬ２，〜，ＢＬ2mに対するクロック入力ライン
およびデータ入力ラインに遅延素子ＤＬＣ、ＤＬＩをそ
れぞれ接続し、クロックおよびデータ入力を行ってい
る。そして、データ出力側では、奇数番目の同期回路ブ
ロックＢＬ１，〜，ＢＬ2m -1のデータ出力ラインに遅延
素子ＤＬＯをそれぞれ接続している。
第２の実施例を示すブロック図である。本実施例では、
同期回路ブロックを２つに分け、偶数番目の同期回路ブ
ロックＢＬ２，〜，ＢＬ2mに対するクロック入力ライン
およびデータ入力ラインに遅延素子ＤＬＣ、ＤＬＩをそ
れぞれ接続し、クロックおよびデータ入力を行ってい
る。そして、データ出力側では、奇数番目の同期回路ブ
ロックＢＬ１，〜，ＢＬ2m -1のデータ出力ラインに遅延
素子ＤＬＯをそれぞれ接続している。
【００２２】本実施例においても、上述した第１の実施
例の効果と同様の効果を得ることができる。また、ブロ
ックの分け方は、本実施例に限定されるものではなく、
種々の態様が可能である。
例の効果と同様の効果を得ることができる。また、ブロ
ックの分け方は、本実施例に限定されるものではなく、
種々の態様が可能である。
【００２３】なお、上述した各実施例において用いられ
る遅延素子としては、たとえば、図４に示すように、イ
ンバータＩＶとキャパシタＣを用いたものなどが適用可
能である。
る遅延素子としては、たとえば、図４に示すように、イ
ンバータＩＶとキャパシタＣを用いたものなどが適用可
能である。
【００２４】また、上述した実施例においては、クロッ
クＣＬＫを１本のクロック入力ラインに直列に接続され
た各遅延素子で遅延させたクロックＣＬＫを各同期回路
ブロックＢＬn-1 〜ＢＬ１に順次入力させるようにした
が、これに限定されるものではない。たとえば、図５に
示すように、遅延素子による位相ずれ分ずつ位相がずれ
たクロックＣＬＫ１〜ＣＬＫｎを発生する回路からの各
クロックＣＬＫ１〜ＣＬＫｎを別個のラインを介して入
力させるようにしてもよい。
クＣＬＫを１本のクロック入力ラインに直列に接続され
た各遅延素子で遅延させたクロックＣＬＫを各同期回路
ブロックＢＬn-1 〜ＢＬ１に順次入力させるようにした
が、これに限定されるものではない。たとえば、図５に
示すように、遅延素子による位相ずれ分ずつ位相がずれ
たクロックＣＬＫ１〜ＣＬＫｎを発生する回路からの各
クロックＣＬＫ１〜ＣＬＫｎを別個のラインを介して入
力させるようにしてもよい。
【００２５】図５の回路は、周波数位相比較器１、チャ
ージポンプ２、ローパスフィルタ３および電圧制御発振
器（ＶＣＯ）４をループ状に接続したＰＬＬ回路により
各クロックＣＬＫ１〜ＣＬＫｎを生成するようにした回
路である。なお、図５中、ＥＸＣＬＫは周波数位相比較
器１においてＶＣＯ４の出力と位相比較が行われる外部
クロックを示している。また、図６は、図５の回路にお
けるＶＣＯ４の構成例を示しており、このＶＣＯ４は、
インバータＩＶ１〜ＩＶn+1 をリング状に接続し、各イ
ンバータＩＶ１〜ＩＶｎの遅延時間をローパスフィルタ
３によるコントロール電圧ＶCTL で調整し、その出力を
バッファＢ１〜Ｂｎを介して各クロックＣＬＫ１〜ＣＬ
Ｋｎを生成するように構成されている。
ージポンプ２、ローパスフィルタ３および電圧制御発振
器（ＶＣＯ）４をループ状に接続したＰＬＬ回路により
各クロックＣＬＫ１〜ＣＬＫｎを生成するようにした回
路である。なお、図５中、ＥＸＣＬＫは周波数位相比較
器１においてＶＣＯ４の出力と位相比較が行われる外部
クロックを示している。また、図６は、図５の回路にお
けるＶＣＯ４の構成例を示しており、このＶＣＯ４は、
インバータＩＶ１〜ＩＶn+1 をリング状に接続し、各イ
ンバータＩＶ１〜ＩＶｎの遅延時間をローパスフィルタ
３によるコントロール電圧ＶCTL で調整し、その出力を
バッファＢ１〜Ｂｎを介して各クロックＣＬＫ１〜ＣＬ
Ｋｎを生成するように構成されている。
【００２６】このような図５に示す回路により生成され
たそれぞれ位相が異なるクロックＣＬＫ１〜ＣＬＫｎを
用いても、上述した第１の実施例と同様の効果を得るこ
とができる。
たそれぞれ位相が異なるクロックＣＬＫ１〜ＣＬＫｎを
用いても、上述した第１の実施例と同様の効果を得るこ
とができる。
【００２７】
【発明の効果】以上説明したように、本発明のクロック
配給装置によれば、動作電流のピークを分散させること
ができ、瞬間的な電源電圧低下を小さくでき、回路動作
の不安定化を防止できる。また、電源ラインのインピー
ダンスを従来ほど低くする必要がないため、電源ライン
を従来より細い配線で構成でき、面積を縮小できる利点
がある。さらに、各回路ブロックのデータ入力をクロッ
クと同じだけ位相をずらし、あるいはデータ出力間の位
相を合わせるようにしたので、データ入力あるいは出力
とクロック間のスキューを低減できる。
配給装置によれば、動作電流のピークを分散させること
ができ、瞬間的な電源電圧低下を小さくでき、回路動作
の不安定化を防止できる。また、電源ラインのインピー
ダンスを従来ほど低くする必要がないため、電源ライン
を従来より細い配線で構成でき、面積を縮小できる利点
がある。さらに、各回路ブロックのデータ入力をクロッ
クと同じだけ位相をずらし、あるいはデータ出力間の位
相を合わせるようにしたので、データ入力あるいは出力
とクロック間のスキューを低減できる。
【図面の簡単な説明】
【図１】本発明に係るクロック配給装置の第１の実施例
を示すブロック図である。
を示すブロック図である。
【図２】図１の回路の各ブロックに入力されるクロッ
ク、各ブロックおよび全体における動作電流を示す波形
図である。
ク、各ブロックおよび全体における動作電流を示す波形
図である。
【図３】本発明に係るクロック配給装置の第２の実施例
を示すブロック図である。
を示すブロック図である。
【図４】本発明に係る遅延素子の構成例を示す図であ
る。
る。
【図５】位相のずれたクロックを生成し供給する回路の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図６】図５の回路におけるＶＣＯの構成例を示す図で
ある。
ある。
【図７】従来のクロック配給装置を示すブロック図であ
る。
る。
ＢＬ１〜ＢＬｎ…同期回路ブロック ＤＩ…入力データ ＤＯ…出力データ ＣＬＫ，ＣＬＫ１〜ＣＬＫｎ…クロック ＤＬＣ１…ＤＬＣn-1 ，ＤＬＩ１1 〜ＤＬＩ１n-1 ，Ｄ
ＬＩ２2 〜ＤＬＩ２n- 1 ，ＤＬＯ２2 、ＤＬＯｎ1 〜Ｄ
ＬＯｎn-1 …遅延素子 ＩＶ，ＩＶ１〜ＩＶn+1 …インバータ Ｃ…キャパシタ ＥＸＣＬＫ…外部クロック １…周波数位相比較器 ２…チャージポンプ ３…ローパスフィルタ ４…電圧制御発振器（ＶＣＯ） Ｂ１〜Ｂｎ…バッファ
ＬＩ２2 〜ＤＬＩ２n- 1 ，ＤＬＯ２2 、ＤＬＯｎ1 〜Ｄ
ＬＯｎn-1 …遅延素子 ＩＶ，ＩＶ１〜ＩＶn+1 …インバータ Ｃ…キャパシタ ＥＸＣＬＫ…外部クロック １…周波数位相比較器 ２…チャージポンプ ３…ローパスフィルタ ４…電圧制御発振器（ＶＣＯ） Ｂ１〜Ｂｎ…バッファ
Claims (3)
- 【請求項１】 クロックに同期して並列的に動作する複
数の回路ブロックに対してクロックを配給する装置であ
って、 上記複数の回路ブロック間でクロックの位相をずらして
供給する手段を有するクロック配給装置。 - 【請求項２】 上記複数の回路ブロックへの各入力デー
タの位相を、対応するブロックへ入力されるクロックの
位相と同じだけずらす手段を有する請求項１記載のクロ
ック配給装置。 - 【請求項３】 上記複数の回路ブロックからの各出力デ
ータ間の位相を合わせる手段を有する請求項２記載のク
ロック配給装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143218A JPH088701A (ja) | 1994-06-24 | 1994-06-24 | クロック配給装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143218A JPH088701A (ja) | 1994-06-24 | 1994-06-24 | クロック配給装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088701A true JPH088701A (ja) | 1996-01-12 |
Family
ID=15333643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6143218A Pending JPH088701A (ja) | 1994-06-24 | 1994-06-24 | クロック配給装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088701A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047943A1 (ja) * | 2002-11-28 | 2004-06-10 | Ajinomoto Co., Inc. | ドラムドライヤー |
| JPWO2008126290A1 (ja) * | 2007-03-30 | 2010-07-22 | 富士通株式会社 | 半導体装置 |
| US7903077B2 (en) | 1998-04-23 | 2011-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Image display device |
| US11937003B2 (en) | 2021-03-10 | 2024-03-19 | Kabushiki Kaisha Toshiba | Solid-state image sensor and solid-state image sensor driving method |
-
1994
- 1994-06-24 JP JP6143218A patent/JPH088701A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903077B2 (en) | 1998-04-23 | 2011-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Image display device |
| WO2004047943A1 (ja) * | 2002-11-28 | 2004-06-10 | Ajinomoto Co., Inc. | ドラムドライヤー |
| JPWO2008126290A1 (ja) * | 2007-03-30 | 2010-07-22 | 富士通株式会社 | 半導体装置 |
| US11937003B2 (en) | 2021-03-10 | 2024-03-19 | Kabushiki Kaisha Toshiba | Solid-state image sensor and solid-state image sensor driving method |
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