JPS6379420A - 周波数奇数分周器 - Google Patents
周波数奇数分周器Info
- Publication number
- JPS6379420A JPS6379420A JP22541186A JP22541186A JPS6379420A JP S6379420 A JPS6379420 A JP S6379420A JP 22541186 A JP22541186 A JP 22541186A JP 22541186 A JP22541186 A JP 22541186A JP S6379420 A JPS6379420 A JP S6379420A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- divided
- circuit
- odd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 210000000056 organ Anatomy 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/70—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is an odd number
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数奇数分周器に関し、特に被分局信号周波
数の変化にかかわらずデユーティ50チの奇数分周信号
を発生する周波数奇数分周器に関する。
数の変化にかかわらずデユーティ50チの奇数分周信号
を発生する周波数奇数分周器に関する。
第3図は従来の周波数奇数分周器のブロック構成図であ
る。この周波数奇数分周器において、被分周信号5を1
/M(Mは分周数)に分周する場合、まずカウンタ回路
10は被分周信号5をM周期カウントすると1周期幅の
パルス信号12を出力する。このパルス出力信号12に
応答して単安定フリップフロップ11は(M/2X(被
分周信号周波数))のパルス幅を有する1/M分周信号
13を出力する。
る。この周波数奇数分周器において、被分周信号5を1
/M(Mは分周数)に分周する場合、まずカウンタ回路
10は被分周信号5をM周期カウントすると1周期幅の
パルス信号12を出力する。このパルス出力信号12に
応答して単安定フリップフロップ11は(M/2X(被
分周信号周波数))のパルス幅を有する1/M分周信号
13を出力する。
第4図ta)、 (b)およびtc+は、第3図に示さ
れる周波数分周器において、M=5場合の前述の被分周
信号3、カウンタ回路10の出力信号12および分周信
号13のタイミングチャートである。
れる周波数分周器において、M=5場合の前述の被分周
信号3、カウンタ回路10の出力信号12および分周信
号13のタイミングチャートである。
しかし、このような従来の周波数奇数分周器では、単安
定フリップフロップ回路11の出力分周信号13のパル
ス幅を、被分周信号5の周波数に応じて、あらかじめ設
定する必要がある。従って、被分周信号5の周波数が変
化するとフリップフロップ回路11を調整しなければデ
ユーティ50%の分局出力を得ることができないという
欠点があった。
定フリップフロップ回路11の出力分周信号13のパル
ス幅を、被分周信号5の周波数に応じて、あらかじめ設
定する必要がある。従って、被分周信号5の周波数が変
化するとフリップフロップ回路11を調整しなければデ
ユーティ50%の分局出力を得ることができないという
欠点があった。
本発明の目的は、被分周信号の周波数の変化にかかわら
ず無調整でデユーティ50%の奇数分周信号を得ること
ができる周波数奇数分周器を提供することである。
ず無調整でデユーティ50%の奇数分周信号を得ること
ができる周波数奇数分周器を提供することである。
前記目的を達成するために本発明の周波数奇数周回路と
、前記被分周信号を反転する信号反転回路と、データ入
力端子およびクロック端子にそれぞれ前記分周回路およ
び信号反転回路の出力信号が供給される(N+1)ビッ
トシフトレジスタと、前記分周回路およびシフトレジス
タの出力信号が入力力する排他的論理和回路とで構成さ
れることを特徴としている。
、前記被分周信号を反転する信号反転回路と、データ入
力端子およびクロック端子にそれぞれ前記分周回路およ
び信号反転回路の出力信号が供給される(N+1)ビッ
トシフトレジスタと、前記分周回路およびシフトレジス
タの出力信号が入力力する排他的論理和回路とで構成さ
れることを特徴としている。
第1図は本発明の周波数奇数分周器の実施例を示すブロ
ック構成図、第2図(a)〜(e)は第1図の周波数奇
数分周器において、115(=2N+1.N=2)分局
信号を出力する場合の各部のタイミングチャートである
。
ック構成図、第2図(a)〜(e)は第1図の周波数奇
数分周器において、115(=2N+1.N=2)分局
信号を出力する場合の各部のタイミングチャートである
。
以下、第1図の分周器の動作を第2図(a)〜(e)を
参照しながら説明する。まず、被分周信号5(第び信号
反転回路2によりそれぞれ第2図(C)の信号7および
第2図(b)の反転信号6のようになる。これら信号7
および6はそれぞれ(N+1)ビットシフトレジスタ3
のデータ入力端子およびクロック入力端子に入力される
。(N+1)ビットシフトレジスタ3は、信号7を(N
+0.5)ビット遅延させた信号8(第2図(d))を
出力する。この信号8および前述の信号7は、排他的論
理和回路4に入力される。排他的論理和回路4は第2図
(e)のような分局比115.デエーティ50チの分周
信号9を出力する。
参照しながら説明する。まず、被分周信号5(第び信号
反転回路2によりそれぞれ第2図(C)の信号7および
第2図(b)の反転信号6のようになる。これら信号7
および6はそれぞれ(N+1)ビットシフトレジスタ3
のデータ入力端子およびクロック入力端子に入力される
。(N+1)ビットシフトレジスタ3は、信号7を(N
+0.5)ビット遅延させた信号8(第2図(d))を
出力する。この信号8および前述の信号7は、排他的論
理和回路4に入力される。排他的論理和回路4は第2図
(e)のような分局比115.デエーティ50チの分周
信号9を出力する。
以上説明したように本発明の奇数分周器によシ被分局信
号の周波数変化にかかわらずデユーティを調整すること
なくデユーティ50%の奇数分周信号を得ることができ
る。
号の周波数変化にかかわらずデユーティを調整すること
なくデユーティ50%の奇数分周信号を得ることができ
る。
第1図は本発明の周波数奇数分周器のブロック構成図、
第2図tal〜(e)は第1図の周波数奇数分周器にお
いて分周比115の場合の各部のタイミングチャート、
第3図は従来の周波数奇数分周器のブロック構成図、第
4図(a)〜(C)は第3図の周波数奇数分周器におい
て、分周比115の場合の各部のタイミングチャートを
示す。 路、3・・・・・・(N+1)ビットシフトレジスタ、
4・・・・・・排他的論理和回路、5・・・・・・被分
周信号、6・・・局信号、8・・・・・・(N+o、5
)ビット遅延信号、9・・・・・・2N+、分周信号、
10・・・・・・カウンタ回路、11・・・・・・単安
定7リツプフロツプ回路、12・・・・・・カウンタ回
路出力信号・、13・・・・・・l/M分周信号。 代理人 弁理士 内 原(□″° °晋1 ・ オ11:A竹泊つ杏ΩL纒匠オロ■0ンぎ第2図 第3図 M4図
第2図tal〜(e)は第1図の周波数奇数分周器にお
いて分周比115の場合の各部のタイミングチャート、
第3図は従来の周波数奇数分周器のブロック構成図、第
4図(a)〜(C)は第3図の周波数奇数分周器におい
て、分周比115の場合の各部のタイミングチャートを
示す。 路、3・・・・・・(N+1)ビットシフトレジスタ、
4・・・・・・排他的論理和回路、5・・・・・・被分
周信号、6・・・局信号、8・・・・・・(N+o、5
)ビット遅延信号、9・・・・・・2N+、分周信号、
10・・・・・・カウンタ回路、11・・・・・・単安
定7リツプフロツプ回路、12・・・・・・カウンタ回
路出力信号・、13・・・・・・l/M分周信号。 代理人 弁理士 内 原(□″° °晋1 ・ オ11:A竹泊つ杏ΩL纒匠オロ■0ンぎ第2図 第3図 M4図
Claims (1)
- 被分周信号を1/(2N+1)(Nは整数)に分周する
周波数奇数分周器において、被分周信号を1/2・(2
N+1)分周する分周回路と、前記被分周信号を反転す
る信号反転回路と、データ入力端子およびクロック端子
にそれぞれ前記分周回路および信号反転回路の出力信号
が供給される(N+1)ビットシフトレジスタと、前記
分周回路およびシフトレジスタの出力信号が入力されデ
ューティ50%の1/(2N+1)分周信号を出力する
排他的論理和回路とで構成されることを特徴とする周波
数奇数分周器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22541186A JPS6379420A (ja) | 1986-09-22 | 1986-09-22 | 周波数奇数分周器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22541186A JPS6379420A (ja) | 1986-09-22 | 1986-09-22 | 周波数奇数分周器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6379420A true JPS6379420A (ja) | 1988-04-09 |
Family
ID=16828949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22541186A Pending JPS6379420A (ja) | 1986-09-22 | 1986-09-22 | 周波数奇数分周器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6379420A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5267273A (en) * | 1990-08-24 | 1993-11-30 | Alcatel Radiotelephone | Clock signal generator using fractional frequency division and control thereof |
FR2699767A1 (fr) * | 1992-12-03 | 1994-06-24 | Fujitsu Ltd | Diviseur de fréquence par un nombre impair et procédé de constitution d'un tel diviseur. |
JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5726930A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Odd-number frequency division circuit |
JPS6010453A (ja) * | 1983-06-29 | 1985-01-19 | Ricoh Co Ltd | デイスク装置 |
JPS6133019A (ja) * | 1984-07-26 | 1986-02-15 | Mitsubishi Electric Corp | 分周器 |
-
1986
- 1986-09-22 JP JP22541186A patent/JPS6379420A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5726930A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Odd-number frequency division circuit |
JPS6010453A (ja) * | 1983-06-29 | 1985-01-19 | Ricoh Co Ltd | デイスク装置 |
JPS6133019A (ja) * | 1984-07-26 | 1986-02-15 | Mitsubishi Electric Corp | 分周器 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5267273A (en) * | 1990-08-24 | 1993-11-30 | Alcatel Radiotelephone | Clock signal generator using fractional frequency division and control thereof |
FR2699767A1 (fr) * | 1992-12-03 | 1994-06-24 | Fujitsu Ltd | Diviseur de fréquence par un nombre impair et procédé de constitution d'un tel diviseur. |
JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
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