JPS6379420A - 周波数奇数分周器 - Google Patents
周波数奇数分周器Info
- Publication number
- JPS6379420A JPS6379420A JP22541186A JP22541186A JPS6379420A JP S6379420 A JPS6379420 A JP S6379420A JP 22541186 A JP22541186 A JP 22541186A JP 22541186 A JP22541186 A JP 22541186A JP S6379420 A JPS6379420 A JP S6379420A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- divided
- circuit
- odd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 210000000056 organ Anatomy 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/70—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is an odd number
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数奇数分周器に関し、特に被分局信号周波
数の変化にかかわらずデユーティ５０チの奇数分周信号
を発生する周波数奇数分周器に関する。
数の変化にかかわらずデユーティ５０チの奇数分周信号
を発生する周波数奇数分周器に関する。
第３図は従来の周波数奇数分周器のブロック構成図であ
る。この周波数奇数分周器において、被分周信号５を１
／Ｍ（Ｍは分周数）に分周する場合、まずカウンタ回路
１０は被分周信号５をＭ周期カウントすると１周期幅の
パルス信号１２を出力する。このパルス出力信号１２に
応答して単安定フリップフロップ１１は（Ｍ／２Ｘ（被
分周信号周波数））のパルス幅を有する１／Ｍ分周信号
１３を出力する。
る。この周波数奇数分周器において、被分周信号５を１
／Ｍ（Ｍは分周数）に分周する場合、まずカウンタ回路
１０は被分周信号５をＭ周期カウントすると１周期幅の
パルス信号１２を出力する。このパルス出力信号１２に
応答して単安定フリップフロップ１１は（Ｍ／２Ｘ（被
分周信号周波数））のパルス幅を有する１／Ｍ分周信号
１３を出力する。
第４図ｔａ）、 （ｂ）およびｔｃ＋は、第３図に示さ
れる周波数分周器において、Ｍ＝５場合の前述の被分周
信号３、カウンタ回路１０の出力信号１２および分周信
号１３のタイミングチャートである。
れる周波数分周器において、Ｍ＝５場合の前述の被分周
信号３、カウンタ回路１０の出力信号１２および分周信
号１３のタイミングチャートである。
しかし、このような従来の周波数奇数分周器では、単安
定フリップフロップ回路１１の出力分周信号１３のパル
ス幅を、被分周信号５の周波数に応じて、あらかじめ設
定する必要がある。従って、被分周信号５の周波数が変
化するとフリップフロップ回路１１を調整しなければデ
ユーティ５０％の分局出力を得ることができないという
欠点があった。
定フリップフロップ回路１１の出力分周信号１３のパル
ス幅を、被分周信号５の周波数に応じて、あらかじめ設
定する必要がある。従って、被分周信号５の周波数が変
化するとフリップフロップ回路１１を調整しなければデ
ユーティ５０％の分局出力を得ることができないという
欠点があった。
本発明の目的は、被分周信号の周波数の変化にかかわら
ず無調整でデユーティ５０％の奇数分周信号を得ること
ができる周波数奇数分周器を提供することである。
ず無調整でデユーティ５０％の奇数分周信号を得ること
ができる周波数奇数分周器を提供することである。
前記目的を達成するために本発明の周波数奇数周回路と
、前記被分周信号を反転する信号反転回路と、データ入
力端子およびクロック端子にそれぞれ前記分周回路およ
び信号反転回路の出力信号が供給される（Ｎ＋１）ビッ
トシフトレジスタと、前記分周回路およびシフトレジス
タの出力信号が入力力する排他的論理和回路とで構成さ
れることを特徴としている。
、前記被分周信号を反転する信号反転回路と、データ入
力端子およびクロック端子にそれぞれ前記分周回路およ
び信号反転回路の出力信号が供給される（Ｎ＋１）ビッ
トシフトレジスタと、前記分周回路およびシフトレジス
タの出力信号が入力力する排他的論理和回路とで構成さ
れることを特徴としている。
第１図は本発明の周波数奇数分周器の実施例を示すブロ
ック構成図、第２図（ａ）〜（ｅ）は第１図の周波数奇
数分周器において、１１５（＝２Ｎ＋１．Ｎ＝２）分局
信号を出力する場合の各部のタイミングチャートである
。
ック構成図、第２図（ａ）〜（ｅ）は第１図の周波数奇
数分周器において、１１５（＝２Ｎ＋１．Ｎ＝２）分局
信号を出力する場合の各部のタイミングチャートである
。
以下、第１図の分周器の動作を第２図（ａ）〜（ｅ）を
参照しながら説明する。まず、被分周信号５（第び信号
反転回路２によりそれぞれ第２図（Ｃ）の信号７および
第２図（ｂ）の反転信号６のようになる。これら信号７
および６はそれぞれ（Ｎ＋１）ビットシフトレジスタ３
のデータ入力端子およびクロック入力端子に入力される
。（Ｎ＋１）ビットシフトレジスタ３は、信号７を（Ｎ
＋０．５）ビット遅延させた信号８（第２図（ｄ））を
出力する。この信号８および前述の信号７は、排他的論
理和回路４に入力される。排他的論理和回路４は第２図
（ｅ）のような分局比１１５．デエーティ５０チの分周
信号９を出力する。
参照しながら説明する。まず、被分周信号５（第び信号
反転回路２によりそれぞれ第２図（Ｃ）の信号７および
第２図（ｂ）の反転信号６のようになる。これら信号７
および６はそれぞれ（Ｎ＋１）ビットシフトレジスタ３
のデータ入力端子およびクロック入力端子に入力される
。（Ｎ＋１）ビットシフトレジスタ３は、信号７を（Ｎ
＋０．５）ビット遅延させた信号８（第２図（ｄ））を
出力する。この信号８および前述の信号７は、排他的論
理和回路４に入力される。排他的論理和回路４は第２図
（ｅ）のような分局比１１５．デエーティ５０チの分周
信号９を出力する。
以上説明したように本発明の奇数分周器によシ被分局信
号の周波数変化にかかわらずデユーティを調整すること
なくデユーティ５０％の奇数分周信号を得ることができ
る。
号の周波数変化にかかわらずデユーティを調整すること
なくデユーティ５０％の奇数分周信号を得ることができ
る。
第１図は本発明の周波数奇数分周器のブロック構成図、
第２図ｔａｌ〜（ｅ）は第１図の周波数奇数分周器にお
いて分周比１１５の場合の各部のタイミングチャート、
第３図は従来の周波数奇数分周器のブロック構成図、第
４図（ａ）〜（Ｃ）は第３図の周波数奇数分周器におい
て、分周比１１５の場合の各部のタイミングチャートを
示す。 路、３・・・・・・（Ｎ＋１）ビットシフトレジスタ、
４・・・・・・排他的論理和回路、５・・・・・・被分
周信号、６・・・局信号、８・・・・・・（Ｎ＋ｏ、５
）ビット遅延信号、９・・・・・・２Ｎ＋、分周信号、
１０・・・・・・カウンタ回路、１１・・・・・・単安
定７リツプフロツプ回路、１２・・・・・・カウンタ回
路出力信号・、１３・・・・・・ｌ／Ｍ分周信号。 代理人 弁理士 内 原（□″° °晋１ ・ オ１１：Ａ竹泊つ杏ΩＬ纒匠オロ■０ンぎ第２図 第３図 Ｍ４図
第２図ｔａｌ〜（ｅ）は第１図の周波数奇数分周器にお
いて分周比１１５の場合の各部のタイミングチャート、
第３図は従来の周波数奇数分周器のブロック構成図、第
４図（ａ）〜（Ｃ）は第３図の周波数奇数分周器におい
て、分周比１１５の場合の各部のタイミングチャートを
示す。 路、３・・・・・・（Ｎ＋１）ビットシフトレジスタ、
４・・・・・・排他的論理和回路、５・・・・・・被分
周信号、６・・・局信号、８・・・・・・（Ｎ＋ｏ、５
）ビット遅延信号、９・・・・・・２Ｎ＋、分周信号、
１０・・・・・・カウンタ回路、１１・・・・・・単安
定７リツプフロツプ回路、１２・・・・・・カウンタ回
路出力信号・、１３・・・・・・ｌ／Ｍ分周信号。 代理人 弁理士 内 原（□″° °晋１ ・ オ１１：Ａ竹泊つ杏ΩＬ纒匠オロ■０ンぎ第２図 第３図 Ｍ４図
Claims (1)
- 被分周信号を１／（２Ｎ＋１）（Ｎは整数）に分周する
周波数奇数分周器において、被分周信号を１／２・（２
Ｎ＋１）分周する分周回路と、前記被分周信号を反転す
る信号反転回路と、データ入力端子およびクロック端子
にそれぞれ前記分周回路および信号反転回路の出力信号
が供給される（Ｎ＋１）ビットシフトレジスタと、前記
分周回路およびシフトレジスタの出力信号が入力されデ
ューティ５０％の１／（２Ｎ＋１）分周信号を出力する
排他的論理和回路とで構成されることを特徴とする周波
数奇数分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22541186A JPS6379420A (ja) | 1986-09-22 | 1986-09-22 | 周波数奇数分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22541186A JPS6379420A (ja) | 1986-09-22 | 1986-09-22 | 周波数奇数分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6379420A true JPS6379420A (ja) | 1988-04-09 |
Family
ID=16828949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22541186A Pending JPS6379420A (ja) | 1986-09-22 | 1986-09-22 | 周波数奇数分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6379420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267273A (en) * | 1990-08-24 | 1993-11-30 | Alcatel Radiotelephone | Clock signal generator using fractional frequency division and control thereof |
| FR2699767A1 (fr) * | 1992-12-03 | 1994-06-24 | Fujitsu Ltd | Diviseur de fréquence par un nombre impair et procédé de constitution d'un tel diviseur. |
| JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726930A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Odd-number frequency division circuit |
| JPS6010453A (ja) * | 1983-06-29 | 1985-01-19 | Ricoh Co Ltd | デイスク装置 |
| JPS6133019A (ja) * | 1984-07-26 | 1986-02-15 | Mitsubishi Electric Corp | 分周器 |
-
1986
- 1986-09-22 JP JP22541186A patent/JPS6379420A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726930A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Odd-number frequency division circuit |
| JPS6010453A (ja) * | 1983-06-29 | 1985-01-19 | Ricoh Co Ltd | デイスク装置 |
| JPS6133019A (ja) * | 1984-07-26 | 1986-02-15 | Mitsubishi Electric Corp | 分周器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267273A (en) * | 1990-08-24 | 1993-11-30 | Alcatel Radiotelephone | Clock signal generator using fractional frequency division and control thereof |
| FR2699767A1 (fr) * | 1992-12-03 | 1994-06-24 | Fujitsu Ltd | Diviseur de fréquence par un nombre impair et procédé de constitution d'un tel diviseur. |
| JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
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