JPH01160111A - カウンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、カウンタ装置に関し、特に複数のカウンタを
必要とする場合に有効なカウンタ装置に関するものであ
る。

（従来の技術） デジタル回路において、カウンタ装置はタイマカウンタ
、分周カウンタ等に多用される。一般に、カウンタ装置
はＴ型フリップフロップによるリップルカウンタと、Ｊ
Ｋ型ラフリップフロップ用いた同期型カウンタに大別さ
れている。

（発明が解決しようとする問題点） いずれにおいても比較的素子数の多いフリップフロップ
回路を使用し、それを必要段数接続するためにカウンタ
装置を数多く必要とするデジタル回路においては回路規
模が大きくなり、回路素子数の増加を招き、半導体集積
化に不向きになるという問題があった。

本発明は、以上のような問題を解決するために、カウン
タ装置の数が少なく、回路素子の少なくてすむカウンタ
装置を提供することを目的とするものである。

（問題点を解決するための手段） 本発明は、以上のような問題を解決するために、Ｎ（Ｎ
は２以上の整数）相のカウントイネーブル信号により各
々順次ディクリメンタあるいはインクリメンタの出力を
取り込むＮ個のレジスタと。

そのＮ個のレジスタの各々の出力が上記Ｎ相のカウント
イネ−ブル信号により制御されるトライステートゲート
群を介して入力されるカウントレジスタとを有し、該カ
ウントレジスタと前記ディクリメンタあるいはインクリ
メンタとを時分割して複数のカウント動作を行なうこと
ができるものである。

（作　用） 本発明では、上述した構成をとることによって、カウン
トレジスタとディクリメンタ（あるいはインクリメンタ
）を時分割して有効に用いるので、ハードウェアの増大
を防止し、複数のカウント動作を行なうカウンタ装置を
得ることができる。

（実施例） 以下、本発明の実施例について図面を参照しながら説明
する。

第１図は、本発明の一実施例におけるカウンタ装置の構
成図を示したものであり、２つのカウンタを実現するも
のであって入力されるデータに対して常に１だけ減算す
る１０ビツトのディクリメンタ４００とそのディクリメ
ンタ４００の出力と、ＡＮＤゲート回路１１０により後
述するカウントイネーブル信号ＥＮＡが高レベル（以下
、Ｈレベルと称す。）の時に、クロックパルスＳＯに同
期して発生するラッチパルスと、セットパルスＲ１とが
入力される１０ビツトの第１のレジスタ１００と、前記
ディクリメンタ４００の出力と、ＡＮＤゲート２１０と
インバータ回路２２０によりカウントイネーブル信号Ｅ
ＮＡが低レベル（以下、Ｌレベルと称す。）の時に、ク
ロックパルスＳＯに同期して発生するラッチパルスと、
セットパルスＲ２とが入力される８ビツトの第２のレジ
スタ２００と、カウントイネーブル信号ＥＮＡがＨレベ
ルの時に前記第１のレジスタ１００の出力を送出する１
０ビツトのトライステートバッファ群１２０と、逆にカ
ウントイネーブル信号ＥＮＡがＬレベルの時に前記第２
のレジスタ２００の出力（８ビツト）を送出する上位２
ピツ１〜の入力が接地された１０ビツトのトライステー
トバッファ群２４０と、前記トライステートバッフ７群
１２０と前記トライステートバッフ７群２４０の出力が
各ビット毎に接続されて入力され、クロックパルスＳ１
によりラッチし、前記ディクリメンタ４００にそのラッ
チ出力を送出する１０ビツトのカウントレジスタ３００
により全体が構成されている。

第２図は、第１図における２つのクロックパルスＳｏ、
Ｓｌとカウントイネーブル信号ＥＮＡを得るためのタイ
ミングジェネレータ回路であり、第３図は、第２図の入
出力信号のタイミングチャートである。第２図において
、２つのＤフリップフロップ回路５０１．５０２はそれ
ぞれ反転出力Ｑをデータ入力りに帰遷させることにより
１／２分周回路を構成しており、システムクロックパル
スｆｓｃが入力され、ＲＥＳＥＴ信号が解除されると、
上記Ｄフリップフロップ５０１により、システムクロッ
クパルスｆｓｃの１／２分周出力として第３図に示すよ
うにクロックパルスＳｏ、ＳＬが得られ、又Ｄフリップ
フロップ５０２により、上記クロックパルスＳ１の１／
２分周出力としてカウントイネーブル信号ＥＮＡが得ら
れる。よってそのカウントイネーブル信号ＥＮＡとその
反転信号により２相のカウントイネーブル信号が得られ
るわけであり、もし３相以上のカウントイネーブル信号
が必要な場合はリングカウンタ等を使用して作成するこ
とができる。

第４図は、第１図のディクリメンタ４００の具体回路の
一例を示したものであり、排他的論理回路による桁借り
を考慮した減算器４０１〜４１０で構成されており、Ｉ
Ｏから工９の１０ビツトの入力データに対して常に「１
」だけ減算を行い、その結果をＯＯから０９に出力し、
もし減算結果が「０」になればボロー出力ＢＯＲＲＯＷ
がＨレベルとなるものである。

以上のように構成された本発明のカウンタ装置について
第１図に示した構成図と第５図に示したタイミングチャ
ートによりその動作を説明する。

第５図は、第１図のカウンタ装置において、第５図Ｒ１
およびＲ２に示したタイミングで第１図の第１のレジス
タ１００および第２のレジスタ２００にセットパルスが
入力された場合の主要各部の波形図であり、第５図ＥＮ
Ａは前記カウントイネーブル信号であり、第５図Ａは第
１図の前記１０ビツトのディクリメンタ４００の出力デ
ータであり、第５図Ｂは前記第１のレジスタ１００の出
力データであり、第５図Ｃは前記第２のレジスタ２００
の出力データであり、第５図りは前記カウントイネーブ
ル信号ＥＮＡにより出力切り換えされる２組のトライス
テートバッファ群１２０と２４０の出力データであり、
第５図Ｅは前記カウントレジスタ３００の出力データで
ある。ただし、図中に書かれたデータはすべて１６進数
で表示しである。

第５図Ｒ１に示すようにセットパルスがＨレベルになる
と第５図已に示すように１０ピツＩ〜の第１のレジスタ
はｒ３ＦＦＪにセットされ、そして、上記セットパルス
Ｒ１が解除された後、カウントイネーブル信号ＥＮＡが
Ｈレベル時に、第５図りに示すようにトライステートバ
ッフ７群１２０を介して前記カウントレジスタ３００に
出力データ（＝３ＦＦ）を供給し、カウントレジスタ３
００は第５図Ｅに示すようにクロックパルスＳ１により
その人力データ　（＝３ＦＦ）をラッチする。ラッチさ
れたデータ（＝　３　Ｆ　Ｆ）は第５図Ｅに示すように
前記ディクリメンタ４００に供給され、同時にディクリ
メンタ４００は第５図Ａに示すように入力データから「
１」だけ減算したディクリメントデータ（＝３ＦＥ）を
出力する。そして、クロックパルスＳＯにより第１のレ
ジスタ１００はそのディクリメントデータ（＝３ＦＥ）
をラッチする。

次に、カウントイネーブル信号ＥＮＡがＬレベルになる
と、前記８ビツトの第２のレジスタ２００にラッチされ
たデータ（＝ＯＦ）が、トライステートバッフ７群２４
０を介して第５図りに示すようにカラン１−レジスタ３
００に供給される。この時上位２ビツトは上記トライス
テートバッファ群２４０により強制的に「０」にされて
いる。そして、タロツクパルスＳ１によりカウントレジ
スタ３００は第５図Ｅに示すようにその入力データ（＝
　ＯＯＦ）をラッチし、同時にラッチしたデータ（＝Ｏ
ＯＦ）を上記ディクリメンタ４００に供給し、ディクリ
メンタ４００は第５図Ａに示すように入力データがら「
１」だけ減算したディクリメントデータ（＝００Ｅ）を
出力する。そして、クロックパルスＳＯにより上記８ビ
ツトの第２のレジスタ２００は、ディクリメンタ４００
の下記８ビツトのデータ（＝ＯＥ）をラッチする。

つまり、カウントイネーブル信号ＥＮＡがＨレベル時に
は、第１のレジスタ１００にラッチされたデータがクロ
ックパルスＳ１でカウントレジスタ３００に転送され、
そして、ディクリメンタ４００によりｒｌＪだけ減算さ
れ、クロックパルスＳＯにより再び第１のレジスタ１０
０にラッチされるわけであり、カウントイネーブル信号
ＥＮＡがＬレベル時には第２のレジスタ２００にラッチ
されたデータがクロックパルスＳ１でカウントレジスタ
３００に転送され、そして、ディクリメンタ４００によ
り「１」だけ減算され、クロックパルスＳＯにより再び
第２のレジスタ２００にラッチされるわけであり、以上
の動作を操り返すことにより、第１のレジスタと第２の
レジスタはそれぞれカウント動作を行うことになる。

以上、説明したように本発明は、２つのレジスタ１００
．２００とカウントレジスタ３００とディクリメンタ４
００を使用し、カウントイネーブル信号ＥＮＡと、その
反転信号の２相のカウントイネーブル信号により時分割
にデータ転送することにより、２つのカウント動作を行
うようにしたものであり、例えば上記セットパルスＲ１
，Ｒ２をそれぞれ第１のレジスタ１００と第２のレジス
タ２００の出力データのデコード信号で行うか、ディク
リメンタ４００のボロー出力により第１のレジスタある
いは第２のレジスタに対してデータプリセットを行うこ
とにより２つの異なる周波数の基準信号を発生すること
も可能である。

第６図は、第１図の第２のレジスタ２００にラッチパル
スを供給する破線で囲んだ部分と置き換えることにより
、第２のレジスタのカウント周波数を可変するための回
路構成図であり、クロックパルスＳ１を計数するｎビッ
トカウンタ６１０と、そのｎピッ１−カウンタ６１０の
最上位ビット（以下。

Ｍ　Ｓ　Ｂと称す。）出力をカウン１〜イネーブル信号
ＥＮＡとクロックパルスＳ１とをインバータ回路６５０
とＡＮＤゲート回路６４０とを介して入力されるラッチ
パルスでラッチするＤラッチ６２０と、そのＤラッチ６
２０の正転出力（Ｑ出力）をカウントイネーブル信号Ｅ
ＮＡとクロックパルスＳ１とをＡＮＤゲート回路６６０
を介して入力されるラッチパルスでラッチするＤラッチ
６３０と、前記Ｄラッチ６２０のＱ出力とＤラッチ６３
０の反転出力（ＮＱ比出力と、クロックパルスＳＯを入
力とするＡＮＤゲー１−回路６７０により構成されてい
る。

第７図は、第６図の動作を説明するために、第６図のｎ
ビットカウンタ６１０がｎ＝２である場合のタイミング
チャートであり、ｎビットカウンタ６１０のＭＳＢ出力
は、第７図Ｆに示すようにクロックパルスＳ１に同期し
てＨレベルになり、２つのＤラッチ６２０．６３０によ
るシフトレジスタにより、ＡＮＤゲート回路６７０の出
力は、第７図工に示すようにカウントイネーブル信号Ｅ
ＮＡのＬレベルの２回に１回りロックパルスＳＯに同期
して出力されることになる。

第８図は、第６図においてｎビットカウンタ６１０が２
ビツトカウンタの場合の第１図のカウンタ装置の動作を
説明するためのタイミングチャートであり、基本的な動
作は第５図のタイミングチャートで説明したとおりであ
るので省略するが、第８図Ｃに示すように第２のレジス
タ２００の出力データは、第５図Ｃに比べて２倍の周期
でデータが更新されているのが判る。

（発明の効果） 本発明のカウンタ装置は、以上の説明からも明らかなよ
うに、Ｎ相のカウントイネーブル信号（実施例ではカラ
ンｌ−イネーブル信号ＥＮＡとその反転信号の２相のカ
ウントイネーブル信号で表わされている。）により各々
順次ディクリメンタ（実施例ではディクリメンタ４００
によって構成されている。）の出力を取り込むＮ個のレ
ジスタ（実施例では第１のレジスタ１００と第２のレジ
スタ２００によって構成されている。）と、そのＮ個の
レジスタの各々の出力が上記Ｎ相のカウントイネーブル
信号により制御されるトライステートゲート群（実施例
ではトライステートバッファ群１２０、２４０で構成さ
れている。）を介して入力されるカウントレジスタ（実
施例ではカウント周波数゛り３００で構成されている。

）と、そのカウントレジスタの出力が入力される前記デ
ィクリメンタを具備したことを特徴とするものであり、
複数のカウンタを必要とする場合に有効なカウンタ装置
であって、カウンタを１つ追加する場合でも基本的には
１つのレジスタを追加するのみで済み、半導体集積化に
適した構成となっている。

【図面の簡単な説明】

第１図は、本発明のカウンタ装置の一実施例の構成を示
すブロック図、第２図は、第１図のカウンタ装置に供給
されるクロックパルスとカウントイネーブル信号を作成
するタイミングジェネレータを示す回路図、第３図は、
第２図の入出力信号の位相関係を表わすタイミングチャ
ート、第４図は、第１図のディクリメンタの具体的な回
路図、第５図は第１図の本実施例のカウンタ装置の主要
各部の動作波形を表わすタイミングチャート、第６図は
、第１図の第２のレジスタのカウント周波数を可変する
ための具体的な回路図、第７図は、第６図の動作を説明
するためのタイミングチャート、第８図は、第６図のカ
ウント周波数可変回路を第１図の本発明のカウンタ装置
の一実施例に導入した場合の第１図の主要各部の動作波
形を表わすタイミングチャートである。 １００・・・第１のレジスタ、２００・・・第２のレジ
スタ、３００・・・カウントレジスタ、４００・・・デ
ィクリメンタ。 特許出願人　松下電器産業株式会社 第１図 Ａ 第２図 第３図 ぐ 恢 第６図

Claims (1)

【特許請求の範囲】
1. Ｎ（Ｎは２以上の整数）相のカウントイネーブル信号に
   より各々順次ディクリメンタあるいはインクリメンタの
   出力を取り込むＮ個のレジスタと、そのＮ個のレジスタ
   の各々の出力が上記Ｎ相のカウントイネーブル信号によ
   り制御されるトライステートゲート群を介して入力され
   るカウントレジスタとを有し、該カウントレジスタと前
   記ディクリメンタあるいはインクリメンタとを時分割し
   て複数のカウント動作を行なうことができるカウンタ装
   置。