JPS6068723A - デイジタル位相制御方式 - Google Patents
デイジタル位相制御方式Info
- Publication number
- JPS6068723A JPS6068723A JP58175802A JP17580283A JPS6068723A JP S6068723 A JPS6068723 A JP S6068723A JP 58175802 A JP58175802 A JP 58175802A JP 17580283 A JP17580283 A JP 17580283A JP S6068723 A JPS6068723 A JP S6068723A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency
- signal
- count
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高いクリック周波数信号を使用して行う高時
間分解能の位相制御に関する。
間分解能の位相制御に関する。
従来、ディジタルＰＬＬにおいては、ループフィルタの
位相制御パルスによってクロック信号の位相を制御する
方式としてパルスデリート／アブ４フ３フ回路による方
式、ならびにカウントシーケンスを変更する方式が採用
さ）１てきた。第１のパルスデリート／アブ４フ３フ回
路による方式は、パルス信号を加えるシーケンスに二つ
のクロック信号を発生させる必要があるため、動作周波
数を高くと）難いという欠点があった。一方、第２のカ
ウントシーケンスを変更する方式は、上記の欠点をある
程度は除去できる方式であるが１通常の市販のロジック
素子を使用して回路を構成した場合には、回路個有の遅
延による技術的問題から、位相制御の分解能は５ｎｓ程
度に制限されていた。
位相制御パルスによってクロック信号の位相を制御する
方式としてパルスデリート／アブ４フ３フ回路による方
式、ならびにカウントシーケンスを変更する方式が採用
さ）１てきた。第１のパルスデリート／アブ４フ３フ回
路による方式は、パルス信号を加えるシーケンスに二つ
のクロック信号を発生させる必要があるため、動作周波
数を高くと）難いという欠点があった。一方、第２のカ
ウントシーケンスを変更する方式は、上記の欠点をある
程度は除去できる方式であるが１通常の市販のロジック
素子を使用して回路を構成した場合には、回路個有の遅
延による技術的問題から、位相制御の分解能は５ｎｓ程
度に制限されていた。
さらに高速化をはかるためには、回路全体をＩＣ化する
必要があるとはいえ、現在、このようなＩＣは市販され
ていないという問題点があった。
必要があるとはいえ、現在、このようなＩＣは市販され
ていないという問題点があった。
本発明の目的は、カウントシーケンスをＮか、あるいは
Ｎ＋１かの分周シーケンスに分割するだめのカウンタ手
段とディジタル回路手段とを備えることによ勺、上記欠
点を除去し、高いクロック周波数信号を使用して高時間
分解能の位相ｉ１ｉ制御を行うことができるディジタル
位相ｆｌｉ制御方式を提供することにある。
Ｎ＋１かの分周シーケンスに分割するだめのカウンタ手
段とディジタル回路手段とを備えることによ勺、上記欠
点を除去し、高いクロック周波数信号を使用して高時間
分解能の位相ｉ１ｉ制御を行うことができるディジタル
位相ｆｌｉ制御方式を提供することにある。
本発明によるディジタル位相制御方式はカウンり手段と
ディジタル回路手段とを具備して構成したものである。
ディジタル回路手段とを具備して構成したものである。
カウンタ手段は、カウント制御信号を入力することにょ
シ位相を進めみが、あるいは遅れかに設定し、カウント
シーケンスをＮが、あるいは１〜斗１かのいずれかの分
周シーケンスに分割するためのものである。ディジタル
回路手段は、上記カウントへの位相の進みが、あるいは
遅れかを与えるための制御信号を発生させるためのもの
である。
シ位相を進めみが、あるいは遅れかに設定し、カウント
シーケンスをＮが、あるいは１〜斗１かのいずれかの分
周シーケンスに分割するためのものである。ディジタル
回路手段は、上記カウントへの位相の進みが、あるいは
遅れかを与えるための制御信号を発生させるためのもの
である。
次に本発明について図面を８照して詳細に説明する。
第１図は、本発明によるディジタル位相制御方式をワＩ
現するための回路方式の一実施例である。
現するための回路方式の一実施例である。
第１図において、１１〜１５は四１〜第５のＤ形フリッ
プフｐツフ、２１はＯｌ’ｔゲート、２２はＡＮＤゲー
ト、２はＮとＮ＋１とのいずれかに分周化の切換えがで
きるカウンタ、１０１はカウントさｆするクロック信号
の入力信号線、１０３はカウンタのカウント制御入力信
号ｍ、１０Ａはカウンタ出力信号線、１０５は分周結果
の出力信号線、１０６は位相進め制御入力信号線、１０
７は位相遅れ制御入力信号線、１０８は第５の１〕３レ
フリツプフロツプ１５のＱ出力信号線である。
プフｐツフ、２１はＯｌ’ｔゲート、２２はＡＮＤゲー
ト、２はＮとＮ＋１とのいずれかに分周化の切換えがで
きるカウンタ、１０１はカウントさｆするクロック信号
の入力信号線、１０３はカウンタのカウント制御入力信
号ｍ、１０Ａはカウンタ出力信号線、１０５は分周結果
の出力信号線、１０６は位相進め制御入力信号線、１０
７は位相遅れ制御入力信号線、１０８は第５の１〕３レ
フリツプフロツプ１５のＱ出力信号線である。
以下、第１図に示す回路の動作をη））、明する。４Ｄ
号線１０６，１０７に信号が入力さノ１でいない状態に
おいては、信号線１０３からカウンタ２へのカウント制
御入力信号によシ交互にＮとＮ斗１とのいずれかにカウ
ントが切換えらシ１．ている７′こめ、クロック信号線
１０１からの入力信号はｌ／（２Ｎ＋１）にカウントダ
ウンさｈ 、＠骨細１０４に出力される。カウント制御
入力端子１０３に「高」状態の信号が入力さノすると、
Ｎに分周動作を行い、「低」状態の４８号が入力さね、
るとＮ＋１に分周動作すふ。第１図の回路において、Ｎ
＝ ９ ｖｃ遠ひ、信号線１０６．１０７へ共に信号
が加えらり、ていない場合の動作例を第２図（Ａ）に示
す。第２図（Ａ）において、上側の波形は第５のＤ形フ
リップフロップ１５の出力を示し、下１１ｉｌｉの波形
はカウンタ２の出力信号線１０４上の伯月を示す。この
場合には、−周期ごとに１／１ｏと１／９との動作が僅
返されるために、第５のＤ形フリップフロップ１５の出
力は１／（１０＋９ ）＝１／１９１／ｉ：分周さｉ］
ている。信号線１０６に信号が入力されると、信号線１
０３に人力式ねるカウント制御侶−号のうち、（Ｎ＋１
）分周のカウントサイクルのうちの１ライフル分が強制
的にＮ分周のカウントサイクルに変更される。このため
、信号線１０５の出力では通常の分周サイクルの２Ｎ斗
１が２Ｎに変９ｙされるため、信号ね１０１に加えられ
る入力のうち、１クロック分だけの位相が進んで出力さ
ｉする。第１図の回路においてｌ’Ｊ＝９に選び、信号
線１０６のみｖｃ傷信号加えら力た場合の動作例を第２
図（Ｂ）に示す。第２図（Ｂ）において波形は上から順
に、信号線１０６上の信号、第１のＤ形フリップフロッ
プ１１の出力、第２のＤ形フリップフロップ１２の出力
、第５のＤ形フリップフロップ１５の出力２イ５号綜１
０３上の（ｉ号を示すものである。信号線１０６上に信
号が入力された場合、１／１０．１／９．１／９のカウ
ントサイクルとなり、信号線１６上に信号が入力されて
いない場合に比べて一つの１ ／ １０カウントサイク
ルが１／９に変更さ）１．るため、１クロック分だけ位
相制御出力が進んだことになる。信号線１０７に信号が
人力式れると、カウント制御信号のうちのＮ分周のカウ
ントサイクルがＮ」−１分周に強制的に変更される。こ
のため、信号＋１ｉ１１０５の出力では通常の分周サイ
クルの２Ｎ斗１が２Ｎ＋２に変更されるため、１クロッ
ク分だけ位相が遅れて出力されることになる。第１図の
回路において、Ｎ＝９を選び、信号線１０７のみに信号
が加えられた場合の動作例を第２図（Ｃ）に示す。
号線１０６，１０７に信号が入力さノ１でいない状態に
おいては、信号線１０３からカウンタ２へのカウント制
御入力信号によシ交互にＮとＮ斗１とのいずれかにカウ
ントが切換えらシ１．ている７′こめ、クロック信号線
１０１からの入力信号はｌ／（２Ｎ＋１）にカウントダ
ウンさｈ 、＠骨細１０４に出力される。カウント制御
入力端子１０３に「高」状態の信号が入力さノすると、
Ｎに分周動作を行い、「低」状態の４８号が入力さね、
るとＮ＋１に分周動作すふ。第１図の回路において、Ｎ
＝ ９ ｖｃ遠ひ、信号線１０６．１０７へ共に信号
が加えらり、ていない場合の動作例を第２図（Ａ）に示
す。第２図（Ａ）において、上側の波形は第５のＤ形フ
リップフロップ１５の出力を示し、下１１ｉｌｉの波形
はカウンタ２の出力信号線１０４上の伯月を示す。この
場合には、−周期ごとに１／１ｏと１／９との動作が僅
返されるために、第５のＤ形フリップフロップ１５の出
力は１／（１０＋９ ）＝１／１９１／ｉ：分周さｉ］
ている。信号線１０６に信号が入力されると、信号線１
０３に人力式ねるカウント制御侶−号のうち、（Ｎ＋１
）分周のカウントサイクルのうちの１ライフル分が強制
的にＮ分周のカウントサイクルに変更される。このため
、信号線１０５の出力では通常の分周サイクルの２Ｎ斗
１が２Ｎに変９ｙされるため、信号ね１０１に加えられ
る入力のうち、１クロック分だけの位相が進んで出力さ
ｉする。第１図の回路においてｌ’Ｊ＝９に選び、信号
線１０６のみｖｃ傷信号加えら力た場合の動作例を第２
図（Ｂ）に示す。第２図（Ｂ）において波形は上から順
に、信号線１０６上の信号、第１のＤ形フリップフロッ
プ１１の出力、第２のＤ形フリップフロップ１２の出力
、第５のＤ形フリップフロップ１５の出力２イ５号綜１
０３上の（ｉ号を示すものである。信号線１０６上に信
号が入力された場合、１／１０．１／９．１／９のカウ
ントサイクルとなり、信号線１６上に信号が入力されて
いない場合に比べて一つの１ ／ １０カウントサイク
ルが１／９に変更さ）１．るため、１クロック分だけ位
相制御出力が進んだことになる。信号線１０７に信号が
人力式れると、カウント制御信号のうちのＮ分周のカウ
ントサイクルがＮ」−１分周に強制的に変更される。こ
のため、信号＋１ｉ１１０５の出力では通常の分周サイ
クルの２Ｎ斗１が２Ｎ＋２に変更されるため、１クロッ
ク分だけ位相が遅れて出力されることになる。第１図の
回路において、Ｎ＝９を選び、信号線１０７のみに信号
が加えられた場合の動作例を第２図（Ｃ）に示す。
第２図（Ｃ’）において波形は上がら順錘、信号線１０
７上の信号、第３のＤ形フリップフロップ１３の出力、
第４のＤ形ンリップフロップ１４の出力、第５のＤ形フ
リップフロップ１５の出力、信号線１０３上の信号を示
すものである。信号線１０７上に信号が入力さり、ると
第４のＤ形フリップフロップ１４の出力にょル第５のＤ
形フリップフロップの出力を一周期分だけ強制的に「低
」状態にするため、１／９カウントザイクルが１／１゜
のカウントサイクルに強制的に変更され、第５のＤ形フ
リップフロップ１５から信号線１０８への位相制御出力
は１サイクルだけ遅れたことになる。
７上の信号、第３のＤ形フリップフロップ１３の出力、
第４のＤ形ンリップフロップ１４の出力、第５のＤ形フ
リップフロップ１５の出力、信号線１０３上の信号を示
すものである。信号線１０７上に信号が入力さり、ると
第４のＤ形フリップフロップ１４の出力にょル第５のＤ
形フリップフロップの出力を一周期分だけ強制的に「低
」状態にするため、１／９カウントザイクルが１／１゜
のカウントサイクルに強制的に変更され、第５のＤ形フ
リップフロップ１５から信号線１０８への位相制御出力
は１サイクルだけ遅れたことになる。
以上説明したように本発明によれば、カウントシーケン
スをＮか、あるいはＮ−）１かの分局シーケンスに分割
するためのＮ／Ｎ＋１力ウンタ手段とディジタル回路手
段とを備えることによシ、Ｎ／Ｎ→−１力ウンク手段さ
え高速動作すれば他の回路は比較的低速度で動作してい
ても高い分解能によシ位相制御を行うことができるとい
う効果がある。
スをＮか、あるいはＮ−）１かの分局シーケンスに分割
するためのＮ／Ｎ＋１力ウンタ手段とディジタル回路手
段とを備えることによシ、Ｎ／Ｎ→−１力ウンク手段さ
え高速動作すれば他の回路は比較的低速度で動作してい
ても高い分解能によシ位相制御を行うことができるとい
う効果がある。
面素、Ｎ／Ｎ＋１カウンタは周波数シンセサイザ用のプ
リスケーラＩＣとしてＩＧＨｚ程度まで動作するものが
市販されている。このため、本発明による方式ではｉｎ
ｓ程度の時間分解能で位相制御を行うことが可能でアシ
、特に高性能のディジクルＰＬＬの位相制御方式として
有用である。
リスケーラＩＣとしてＩＧＨｚ程度まで動作するものが
市販されている。このため、本発明による方式ではｉｎ
ｓ程度の時間分解能で位相制御を行うことが可能でアシ
、特に高性能のディジクルＰＬＬの位相制御方式として
有用である。
第１図は、本発明ｅこよるディジタル位相制御方式を実
現する一実施例の回路構成を示すブロック図である。 第２図（Ａ）〜（コ）は、第１図に示す回路の動作波形
例を示すタイミング図である。 １１〜１５−・・Ｄ形フリップフロップ２１・・・・−
−ＯＲゲート ２２＠−−−−−ＡＮＤゲート ２・ＩＩＩＩ・拳・・カウンタ １０１．１０３〜１０８・参〇信号線 特許出願人 日本型気抜式会社 代理人 弁理士 井 ノ ロ 壽
現する一実施例の回路構成を示すブロック図である。 第２図（Ａ）〜（コ）は、第１図に示す回路の動作波形
例を示すタイミング図である。 １１〜１５−・・Ｄ形フリップフロップ２１・・・・−
−ＯＲゲート ２２＠−−−−−ＡＮＤゲート ２・ＩＩＩＩ・拳・・カウンタ １０１．１０３〜１０８・参〇信号線 特許出願人 日本型気抜式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 【特許請求の範囲】 カウント制御信号を入力することによ多位相を進めか、
あるいは遅れかに設定し、カウントシーケンスをＮか、
あるいはＮ斗１かのいずれかの分周シーケンスに分割す
るためのカウンタ手段と。 前Ｒ［’カウンタ手段に対して前記位相の進みか、ある
いは遅れかを与えるための前記制御信号を発生させるた
めのディジタル回路手段とを具備して構成したことを特
徴とするディジタル位相制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175802A JPS6068723A (ja) | 1983-09-22 | 1983-09-22 | デイジタル位相制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175802A JPS6068723A (ja) | 1983-09-22 | 1983-09-22 | デイジタル位相制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068723A true JPS6068723A (ja) | 1985-04-19 |
Family
ID=16002499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175802A Pending JPS6068723A (ja) | 1983-09-22 | 1983-09-22 | デイジタル位相制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04207525A (ja) * | 1990-11-30 | 1992-07-29 | Yamaha Corp | ディジタルｐｌｌ回路 |
-
1983
- 1983-09-22 JP JP58175802A patent/JPS6068723A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04207525A (ja) * | 1990-11-30 | 1992-07-29 | Yamaha Corp | ディジタルｐｌｌ回路 |
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