JPS63227119A - デイジタル可変分周回路 - Google Patents
デイジタル可変分周回路Info
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- JPS63227119A JPS63227119A JP5996787A JP5996787A JPS63227119A JP S63227119 A JPS63227119 A JP S63227119A JP 5996787 A JP5996787 A JP 5996787A JP 5996787 A JP5996787 A JP 5996787A JP S63227119 A JPS63227119 A JP S63227119A
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- 238000010586 diagram Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル回路の可変分周回路に関し、特に出
力分周波形のデユーティ比を可変かつ選択できるディジ
タル可変分周回路に関する。
力分周波形のデユーティ比を可変かつ選択できるディジ
タル可変分周回路に関する。
従来、４以上の偶数Ｎで分周を行い、かつ出力分周波形
をデユーティ比（Ｎ／２−１） ／ Ｎまたは（Ｎ／２
＋ １） ／ Ｎとする回路として、次のような回路が
提案されている。例えば、第４図に示すように、クロッ
クパルスＣＬＫを分周カウンタ１１に入力してＮ分周し
、この出力パルスでＳ／Ｒ型フリフリップフロップ１４
ットする。一方、分周カウンタ１１の出力は、クロック
パルスＣＬＫの（Ｎ／２−１）ビットあるいは（Ｎ／２
＋ １）ビットに相当する時間を遅延する遅延回路１
３に入力され、この遅延回路１３の出力パルスでＳ／Ｒ
型フリフリップフロップ１４セットする。ここで、ワー
ド検出器１２は、クロックパルスＣＬＫをＮ個計数する
毎に、１個のパルスを出力してＮ値を決定し、これを分
周カウンタ１１に入力しＮ分周波を得る。
をデユーティ比（Ｎ／２−１） ／ Ｎまたは（Ｎ／２
＋ １） ／ Ｎとする回路として、次のような回路が
提案されている。例えば、第４図に示すように、クロッ
クパルスＣＬＫを分周カウンタ１１に入力してＮ分周し
、この出力パルスでＳ／Ｒ型フリフリップフロップ１４
ットする。一方、分周カウンタ１１の出力は、クロック
パルスＣＬＫの（Ｎ／２−１）ビットあるいは（Ｎ／２
＋ １）ビットに相当する時間を遅延する遅延回路１
３に入力され、この遅延回路１３の出力パルスでＳ／Ｒ
型フリフリップフロップ１４セットする。ここで、ワー
ド検出器１２は、クロックパルスＣＬＫをＮ個計数する
毎に、１個のパルスを出力してＮ値を決定し、これを分
周カウンタ１１に入力しＮ分周波を得る。
第５図は、第４図の回路において、Ｎ＝６．デユーティ
比２／６としたディジタル可変分周回路の回路図であり
、第６図はこの回路における各部分の信号タイムチャー
トである。第６図ａ ％ ｄの符号は第５図のａ ％
ｄ点における夫々の電気信号波形を示す。
比２／６としたディジタル可変分周回路の回路図であり
、第６図はこの回路における各部分の信号タイムチャー
トである。第６図ａ ％ ｄの符号は第５図のａ ％
ｄ点における夫々の電気信号波形を示す。
この回路では、分周カウンタ１１を５個のＤ型フリップ
フロップを縦続に接続した構成とし、クロックパルスＣ
ＬＫが各り型フリップフロップのクロック人力Ｔに入力
される。また、各り型フリップフロップの出力間で論理
演算（例えばナンド論理：以下、ナンド論理として説明
する）を取り、ワード検出器１２の出力パルスを分周カ
ウンタ１１の入力側からみて第１番目のＤ型フリップフ
ロップに入力する。更に、第５番目のＤ型フリップフロ
ップの出力パルスでＳ／Ｒフリップフロップ１４をセッ
トして、クロックパルスＣＬＫの６分周波形の立上がり
を制御する。
フロップを縦続に接続した構成とし、クロックパルスＣ
ＬＫが各り型フリップフロップのクロック人力Ｔに入力
される。また、各り型フリップフロップの出力間で論理
演算（例えばナンド論理：以下、ナンド論理として説明
する）を取り、ワード検出器１２の出力パルスを分周カ
ウンタ１１の入力側からみて第１番目のＤ型フリップフ
ロップに入力する。更に、第５番目のＤ型フリップフロ
ップの出力パルスでＳ／Ｒフリップフロップ１４をセッ
トして、クロックパルスＣＬＫの６分周波形の立上がり
を制御する。
一方、第５番目のＤ型フリップフロップブからの出力パ
ルスは、２個のＤ型フリップフロップを縦続接続した遅
延回路１３に入力され、ここでクロックパルスＣＬＫが
２ビツト遅延される。この遅延回路１３の出力パルスで
Ｓ／Ｒ型フリフリップフロップ１４セットしてクロック
パルスＣＬＫの６分周波の立上がりを制御する。
ルスは、２個のＤ型フリップフロップを縦続接続した遅
延回路１３に入力され、ここでクロックパルスＣＬＫが
２ビツト遅延される。この遅延回路１３の出力パルスで
Ｓ／Ｒ型フリフリップフロップ１４セットしてクロック
パルスＣＬＫの６分周波の立上がりを制御する。
以上の動作によりＳ／ＲフリップフロップＩ４の出力パ
ルスにはクロックパルスＣＬＫの６分周。
ルスにはクロックパルスＣＬＫの６分周。
デユーティ比２／６の分周波が得られる。
上述した従来のディジタル分周回路では、分周カウンタ
１１及び遅延回路１３に使用するフリップフロップの個
数がＮ値及びデユーティ比の増大に伴って多数になり、
回路部品数が増大して構成が繁雑なものになるとともに
、この結果消費電力が増えるという問題がある。
１１及び遅延回路１３に使用するフリップフロップの個
数がＮ値及びデユーティ比の増大に伴って多数になり、
回路部品数が増大して構成が繁雑なものになるとともに
、この結果消費電力が増えるという問題がある。
本発明は、部品数を低減するとともに４以上の偶数Ｎで
分周を行い、かつ出力分周波形をデユーティ比（Ｎ／２
−１）／Ｎ、又は（Ｎ／２ ＋ １） ／ Ｎとするデ
ィジタル可変分周回路を提供することを目的としている
。
分周を行い、かつ出力分周波形をデユーティ比（Ｎ／２
−１）／Ｎ、又は（Ｎ／２ ＋ １） ／ Ｎとするデ
ィジタル可変分周回路を提供することを目的としている
。
本発明のディジタル可変分周回路は、Ｎ／２＋１個のＤ
型フリップフロップ（Ｎは４以上の偶数）を前段の出力
が次段のＤ入力となるように縦続接続し、かつ各フリッ
プフロップのクロック入力に共通のクロック信号を入力
し、更にＮ／２番目のフリップフロップの前後に番１
（ｋ＝（Ｎ−４）／６を満たす最小の自然数）までのフ
リップフロツプ、つまり（Ｎ／２− ｋ）番目、 （Ｎ
／２−（ｋ−１） ）番目・・・・・・（Ｎ／２−（ｋ
−ｍ） ）番目（ｍ＝ｏ、１．２・・・２ｋ）までの各
出力を論理積回路等により論理演算して第１番目のフリ
ップフロップのＤ入力に入力するように構成し、最終段
のフリップフロップから（Ｎ／２ ＋ １） ／６また
は（Ｎ／２−１）／６の各デユーティ比の分周出力を得
る構成としている。
型フリップフロップ（Ｎは４以上の偶数）を前段の出力
が次段のＤ入力となるように縦続接続し、かつ各フリッ
プフロップのクロック入力に共通のクロック信号を入力
し、更にＮ／２番目のフリップフロップの前後に番１
（ｋ＝（Ｎ−４）／６を満たす最小の自然数）までのフ
リップフロツプ、つまり（Ｎ／２− ｋ）番目、 （Ｎ
／２−（ｋ−１） ）番目・・・・・・（Ｎ／２−（ｋ
−ｍ） ）番目（ｍ＝ｏ、１．２・・・２ｋ）までの各
出力を論理積回路等により論理演算して第１番目のフリ
ップフロップのＤ入力に入力するように構成し、最終段
のフリップフロップから（Ｎ／２ ＋ １） ／６また
は（Ｎ／２−１）／６の各デユーティ比の分周出力を得
る構成としている。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、ここで
は本発明をＮ＝６、即ち６分周回路に適用した例を説明
する。
は本発明をＮ＝６、即ち６分周回路に適用した例を説明
する。
このディジタル可変分周回路は、（Ｎ／２ ＋ １）個
、すなわちここではＮ＝６であるから、４個のＤ型フリ
ップフロップ１〜４と、１個のナンド回路５とで構成し
ている。４個のＤ型フリップフロップ１〜４は各出力Ｑ
が次段の入力りに入力されるように縦続に接続し、かつ
各フリップフロップ１〜４のクロック人力Ｔはクロック
パルスＣＬＫが入力されるようにクロック入力端子に接
続される。
、すなわちここではＮ＝６であるから、４個のＤ型フリ
ップフロップ１〜４と、１個のナンド回路５とで構成し
ている。４個のＤ型フリップフロップ１〜４は各出力Ｑ
が次段の入力りに入力されるように縦続に接続し、かつ
各フリップフロップ１〜４のクロック人力Ｔはクロック
パルスＣＬＫが入力されるようにクロック入力端子に接
続される。
そして、Ｎ／２すなわち３番目のフリップフロ・ノフ。
３と、その前後に番目（ｋ≧（Ｎ−４）／６を満たす最
小自然数）、即ちここではに＝１であり、第２段及び第
４段のフリップフロップ２．４の各出力Ｑを夫々ナンド
回路５の第１乃至第３人力に接続している。このナンド
回路５の出力は、第１段のフリップフロップの入力りに
接続されている。また、第４段のフリップフロップ４の
出力Ｑは出力Ａとして、かつ出力Ｑは出力Ｂとして取り
出される。
小自然数）、即ちここではに＝１であり、第２段及び第
４段のフリップフロップ２．４の各出力Ｑを夫々ナンド
回路５の第１乃至第３人力に接続している。このナンド
回路５の出力は、第１段のフリップフロップの入力りに
接続されている。また、第４段のフリップフロップ４の
出力Ｑは出力Ａとして、かつ出力Ｑは出力Ｂとして取り
出される。
次に、以上の構成のディジタル可変分周回路の動作を説
明する。
明する。
４個のＤ型フリップフロップ１〜４の出力値初期状態は
、次表のようにＯから１５まで２４ （＝１６）通りが
存在する。
、次表のようにＯから１５まで２４ （＝１６）通りが
存在する。
したがって、電源投入時（始動時）には、表に示される
いずれか一つの状態になっており、クロツクパルスＣＬ
Ｋが入力される毎に各り型フリップフロップ１〜４の出
力Ｑが変化する。
いずれか一つの状態になっており、クロツクパルスＣＬ
Ｋが入力される毎に各り型フリップフロップ１〜４の出
力Ｑが変化する。
表
第２図はＤ型フリップフロップ１〜４の出力Ｑの状態遷
移図を示し、０〜１５の各数字は上表の状態に夫々対応
する。この回路は、クロックパルスＣＬＫが最大４個で
必ず閉ループ１００の状態ニ入る。閉ループ１００を１
回転するには６つの状態遷移が必要であり、クロックパ
ルスＣＬＫ６個でこの回転の出力分周波の１周期に相当
する。
移図を示し、０〜１５の各数字は上表の状態に夫々対応
する。この回路は、クロックパルスＣＬＫが最大４個で
必ず閉ループ１００の状態ニ入る。閉ループ１００を１
回転するには６つの状態遷移が必要であり、クロックパ
ルスＣＬＫ６個でこの回転の出力分周波の１周期に相当
する。
第３図は状態１３より第１図の回路が起動した場合にお
ける各り型フリップフロップ１〜４の出力波形の時間変
化を示している。
ける各り型フリップフロップ１〜４の出力波形の時間変
化を示している。
閉ループ１００は必ず状［１５（Ｄ型フリップフロップ
の出力Ｑが全て「１」の状態）を経由することによって
連続２ビットを「０」、それに続く連続４ビツトを「１
」とする分周波形出力Ａを出力する。この結果、Ｄ型フ
リップフロップ４の出力Ｑは（Ｎ／２ ＋ １）／６を
満足するデユーティ比４／６の６分周波になる。
の出力Ｑが全て「１」の状態）を経由することによって
連続２ビットを「０」、それに続く連続４ビツトを「１
」とする分周波形出力Ａを出力する。この結果、Ｄ型フ
リップフロップ４の出力Ｑは（Ｎ／２ ＋ １）／６を
満足するデユーティ比４／６の６分周波になる。
なお、フリップフロップ４の出力Ｑ、即ち出力Ｂより出
力すれば（Ｎ／２−１）／６を満足するデユーティ比２
／６の６分周波になる。
力すれば（Ｎ／２−１）／６を満足するデユーティ比２
／６の６分周波になる。
したがって、この実施例によればＮ値が６のときには４
個のＤ型フリップフロップと、１個のナンド回路とでデ
ユーティ比が４／６又は２／６の分周波を得ることがで
き、このＮ値を変えることにより任意のデユーティ比の
分周波を少ない部品で得ることができ、回路の簡略化及
び低消費電力化を図ることができる。
個のＤ型フリップフロップと、１個のナンド回路とでデ
ユーティ比が４／６又は２／６の分周波を得ることがで
き、このＮ値を変えることにより任意のデユーティ比の
分周波を少ない部品で得ることができ、回路の簡略化及
び低消費電力化を図ることができる。
なお、Ｎ値は４以上の偶数値であれば任意の数を選択で
きることはいうまでもない。
きることはいうまでもない。
以上説明したように本発明は、Ｎ／２＋１個のＤ型フリ
ップフロップを前段の出力が次段のＤ入力となるように
接続し、かつ各フリップフロップのクロック入力に共通
のクロック信号を入力し、更にＮ／２番目のフリップフ
ロップの前後に番目までのフリップフロップの各出力を
論理積回路等により論理演算して第１番目のフリップフ
ロップのＤ入力に入力する構成としているので、（Ｎ／
２−１）／Ｎ、又は（Ｎ／２ ＋ １） ／ ＮのＮ分
周波を得ることができ、これにより部品数の低減、消費
電力の低減を図るとともに、任意のデユーティ比の分周
出力を得ることができる効果がある。
ップフロップを前段の出力が次段のＤ入力となるように
接続し、かつ各フリップフロップのクロック入力に共通
のクロック信号を入力し、更にＮ／２番目のフリップフ
ロップの前後に番目までのフリップフロップの各出力を
論理積回路等により論理演算して第１番目のフリップフ
ロップのＤ入力に入力する構成としているので、（Ｎ／
２−１）／Ｎ、又は（Ｎ／２ ＋ １） ／ ＮのＮ分
周波を得ることができ、これにより部品数の低減、消費
電力の低減を図るとともに、任意のデユーティ比の分周
出力を得ることができる効果がある。
第１図は本発明のディジタル可変分周回路の一実施例の
回路図、第２図はその動作状態の遷移図、第３図は第１
図の各フリップフロップの出力のタイムチャート図、第
４図は従来のディジタル可変分周回路のブロック図、第
５図はその６分周回路図、第６図は第５図のａ ％ ｄ
点におけるタイムチャート図である。 １〜４・・・Ｄ型フリップフロ・ノブ、５・・・ナンド
回路、１１・・・分周カウンタ、１２・・・ワード検出
器、１３・・・遅延回路、１４・・・フリップフロップ
、１００・・・１〜４・・・Ｄ１フソツア２０ツア 第３図 １Ｎ３１４１５７３９１２１４１５７３９１２１４１５
７３第４図 第６図 ｄ −−−一 “−一一−１−叫１珍≠
回路図、第２図はその動作状態の遷移図、第３図は第１
図の各フリップフロップの出力のタイムチャート図、第
４図は従来のディジタル可変分周回路のブロック図、第
５図はその６分周回路図、第６図は第５図のａ ％ ｄ
点におけるタイムチャート図である。 １〜４・・・Ｄ型フリップフロ・ノブ、５・・・ナンド
回路、１１・・・分周カウンタ、１２・・・ワード検出
器、１３・・・遅延回路、１４・・・フリップフロップ
、１００・・・１〜４・・・Ｄ１フソツア２０ツア 第３図 １Ｎ３１４１５７３９１２１４１５７３９１２１４１５
７３第４図 第６図 ｄ −−−一 “−一一−１−叫１珍≠
Claims (1)
- （１）Ｎ／２＋１個のＤ型フリップフロップ（Ｎは４以
上の偶数）を前段の出力が次段のＤ入力となるように縦
続接続し、かつ各フリップフロップのクロック入力に共
通のクロック信号を入力し、更にＮ／２番目のフリップ
フロップの前後ｋ番目（ｋ＝（Ｎ−４）／６を満たす最
小の自然数）までのフリップフロップの各出力を論理演
算して第１番目のフリップフロップのＤ入力に入力する
ように構成し、最終段のフリップフロップから（Ｎ／２
＋１）／６または（Ｎ／２−１）／６の各デューティ比
の分周出力を得ることを特徴とするディジタル可変分周
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059967A JP2659186B2 (ja) | 1987-03-17 | 1987-03-17 | デイジタル可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059967A JP2659186B2 (ja) | 1987-03-17 | 1987-03-17 | デイジタル可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227119A true JPS63227119A (ja) | 1988-09-21 |
| JP2659186B2 JP2659186B2 (ja) | 1997-09-30 |
Family
ID=13128450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059967A Expired - Lifetime JP2659186B2 (ja) | 1987-03-17 | 1987-03-17 | デイジタル可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659186B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176354A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP2005341596A (ja) * | 2004-05-28 | 2005-12-08 | Internatl Business Mach Corp <Ibm> | 対称的な出力を有するプログラマブル周波数分割器 |
| JP2009212736A (ja) * | 2008-03-04 | 2009-09-17 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
| JP2010114581A (ja) * | 2008-11-05 | 2010-05-20 | Nec Corp | カウンタ回路、カウンタ回路の制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120617A (ja) * | 1983-12-02 | 1985-06-28 | Nec Corp | デイジタル可変分周回路 |
-
1987
- 1987-03-17 JP JP62059967A patent/JP2659186B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120617A (ja) * | 1983-12-02 | 1985-06-28 | Nec Corp | デイジタル可変分周回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176354A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP2005341596A (ja) * | 2004-05-28 | 2005-12-08 | Internatl Business Mach Corp <Ibm> | 対称的な出力を有するプログラマブル周波数分割器 |
| JP2009212736A (ja) * | 2008-03-04 | 2009-09-17 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
| JP2010114581A (ja) * | 2008-11-05 | 2010-05-20 | Nec Corp | カウンタ回路、カウンタ回路の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659186B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |