JPH01319321A - デジタル周波数逓倍回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路（ＩＣ）化に適したデジタル周
波数逓倍回路に関する。

〔従来の技術〕

一般に、論理ＩＣにおいては、内部回路駆動のため各種
の周波数のクロックを必要とし、このためクロック周波
数の分周あるいは逓倍が要求されることがある。分周回
路は一般にデジタル化されているが、しかじ逓倍回路に
ついてはデジタル化したものはなく、複数なＰＬＬ回路
によって構成したりしている。

〔発明が解決しようとする課題〕

このように従来はデジタル周波数逓倍回路がなく、従っ
て、必要とする周波数の一番高い周波数を集積回路外部
より入力し、分周回路により分周してその他の必要な周
波数を作っていた。従って、周辺の機器に必要とする周
波数のうち一番高い周波数が存在しなければ、新たに発
振器等を用いて高周波数を作成しなければならないとい
う欠点がある。また、前述のようにＰＬＬを使用し逓倍
する回路もあるが、その回路構成が複雑で回路規模が大
きくなるという欠点がある。

本発明の目的は、以上の欠点を解決し、集積回路外部に
存在する低い周波数でも、内部回路を駆動でき、小規模
で回路構成を簡単にでき、モノリシック化に好適なデジ
タル周波数逓倍回路を提供することにある。

〔課題を解決するための手段〕

本発明のデジタル周波数遅延回路の構成は、入力された
パルス信号を遅延させる遅延素子と、前記入力パルス信
号と前記遅延素子の出力信号とを入力とする一致回路と
を少くとも一組含むことを特徴とする。

〔実施例〕

以下本発明について図面を参照して説明する。

第１図、第２図は本発明の一実施例の構成を示す回路図
およびその波形図である。第１図において、デユーティ
（ＤＵＴＹ）５０％のパルス信号を入力端子１から入力
する。この入力端子１は遅延素子１１の入力端子に接続
され、さらに−数回路２１の一方の入力端子に接続され
る。遅延素子１１の出力は端子２を介して一致回路２１
のもう一方の入力端子に接続され、出力端子５より出力
される。この−数回路２１は入力端子１より入力される
パルス信号と、遅延素子１１からの入力パルス信号より
、入力パルス信号の１／３周期分だけ遅れて端子２に接
続され、出力端子５からデユーティ５０％で入力パルス
信号の２倍の周波数のパルス信号を得られる。集積回路
外部に存在する低い周波数のパルス信号を入力し、内部
を駆動でき、回路構成が簡単で、小規模に構成できる。

第３図、第４図は本発明の第二の実施例の構成を示す回
路図およびその動作を説明する波形図である０本実施例
は、２段の遅延素子１１．１２および一致回路２１．２
２により構成される。すなわち、デユーティ５０％のパ
ルス信号を入力端子１より入力する。この入力端子１は
遅延素子１１の入力端子に接続され、さらに−数回路２
１の一方の入力端子に接続され、遅延素子１１の出力端
２が一致回路２１のもう一方の入力端子に接続され、さ
らに次段遅延素子１２の入力端子に接続される。また、
−数回路２１の出力端３を、次段−数回路２２の一方の
入力端子に接続し、遅延素子１２の出力端４を一致回路
２２のもう一方の入力端子に接続し、その出力端子５か
ら出力する構成になっている。

一致回路１１は入力端子１から入力されたパルス信号と
、遅延素子１１により入力パルス信号の１／３周期分だ
け遅れた端子２の出力を入力し、出力端３にデユーティ
６６．６％で入力パルス信号の２倍の周波数信号を出力
する。この出力を次段−数回路２２の入力端子に入力し
、この−数回路２２のもう一方の入力には遅延素子１２
によって出力端２の信号よりさらに入力パルス信号の１
／３周期分遅れた出力端４の信号を入力し、出力端子５
からデユーティ５０％で入力パルス信号の３倍の周波数
のパルス信号を出力する。

第５図は本発明の第３の実施例の回路図であり、第３図
と同様に遅延素子１（ｎ−１）と−数回路２（ｎ−１）
とをｎ−１段組合せたものである。各段の遅延素子１（
ｎ−１）の遅延量は、入力パルス信号の１　／　ｎ周期
分の遅延量で、最終段（ｎ−１段）の−数回路２（ｎ−
１）の出力からデユーティ５０％で、入力パルス信号の
ｎ倍の周波数のパルス信号が得られる回路となっている
。

第６図は本発明の第四の実施例の構成を示す回路図であ
る０本実施例は、第一の実施例の回路をｎ段縦列接続し
たもので、ｎ段目の最終段出力からデユーティ５０％で
、入力パルス信号の２ｎ倍の周波数のパルス信号が得ら
れる回路である。

なお、第二の実施例をｎ段縦列接続した場合、ｎ段目の
最終段の出力からデユーティ５０％で、入力パルス信号
の３ｆｉ倍の周波数のパルス信号を得ることが出来る。

以上の説明では、−数回路を使用した回路を用いたが、
反一致回路でもよく、また−数回路・反一致回路と同等
な論理回路でも同様の効果が得られる。さらに遅延量さ
え考慮すれば入力パルスのデユーティ５０％に限られる
ことはなく、この場合−数回路の代りに論理和・非論理
和でも同様の効果が得られる。

〔発明の効果〕

以上の説明で明かな如く、本発明のデジタル周波数逓倍
回路により、ｓ、１１１回路外部に低い周波数しか存在
しない場合でも集積回路外部に発振器等を取り付ける必
要がなく、また小規模の回路で簡単に回路構成できると
いう効果がある。

【図面の簡単な説明】

第１図、第２図は本発明の一実施例の回路図及びその波
形図、第３図、第４図は本発明の第二の実施例の回路図
及びその波形図、第５図、第６図は本発明の第三及び第
四の実施例の回路図である。 １・・・入力端子、２〜４・・・端子、５・・・出力端
子、１１．１２．・・・１ｎ・・・遅延素子、２１，２
２．・・・２ｎ・・・−数回路。 代理人　弁理士　　内　原　　音 区　　　区　　　　Ｒ −ＣＹ′″）　　　　　　０ 城　　　　帆　　　　転 →亡 り４因

Claims (1)

【特許請求の範囲】
1. 入力されたパルス信号を遅延させる遅延素子と、前記入
   力パルス信号と前記遅延素子の出力信号とを入力とする
   一致回路とを少くとも一組含むことを特徴とするデジタ
   ル周波数逓倍回路。