JPH01319321A - デジタル周波数逓倍回路 - Google Patents
デジタル周波数逓倍回路Info
- Publication number
- JPH01319321A JPH01319321A JP15281088A JP15281088A JPH01319321A JP H01319321 A JPH01319321 A JP H01319321A JP 15281088 A JP15281088 A JP 15281088A JP 15281088 A JP15281088 A JP 15281088A JP H01319321 A JPH01319321 A JP H01319321A
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- JP
- Japan
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- circuit
- pulse signal
- input
- terminal
- input terminal
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- Pending
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- 230000001934 delay Effects 0.000 claims description 2
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路(IC)化に適したデジタル周
波数逓倍回路に関する。
波数逓倍回路に関する。
一般に、論理ICにおいては、内部回路駆動のため各種
の周波数のクロックを必要とし、このためクロック周波
数の分周あるいは逓倍が要求されることがある。分周回
路は一般にデジタル化されているが、しかじ逓倍回路に
ついてはデジタル化したものはなく、複数なPLL回路
によって構成したりしている。
の周波数のクロックを必要とし、このためクロック周波
数の分周あるいは逓倍が要求されることがある。分周回
路は一般にデジタル化されているが、しかじ逓倍回路に
ついてはデジタル化したものはなく、複数なPLL回路
によって構成したりしている。
このように従来はデジタル周波数逓倍回路がなく、従っ
て、必要とする周波数の一番高い周波数を集積回路外部
より入力し、分周回路により分周してその他の必要な周
波数を作っていた。従って、周辺の機器に必要とする周
波数のうち一番高い周波数が存在しなければ、新たに発
振器等を用いて高周波数を作成しなければならないとい
う欠点がある。また、前述のようにPLLを使用し逓倍
する回路もあるが、その回路構成が複雑で回路規模が大
きくなるという欠点がある。
て、必要とする周波数の一番高い周波数を集積回路外部
より入力し、分周回路により分周してその他の必要な周
波数を作っていた。従って、周辺の機器に必要とする周
波数のうち一番高い周波数が存在しなければ、新たに発
振器等を用いて高周波数を作成しなければならないとい
う欠点がある。また、前述のようにPLLを使用し逓倍
する回路もあるが、その回路構成が複雑で回路規模が大
きくなるという欠点がある。
本発明の目的は、以上の欠点を解決し、集積回路外部に
存在する低い周波数でも、内部回路を駆動でき、小規模
で回路構成を簡単にでき、モノリシック化に好適なデジ
タル周波数逓倍回路を提供することにある。
存在する低い周波数でも、内部回路を駆動でき、小規模
で回路構成を簡単にでき、モノリシック化に好適なデジ
タル周波数逓倍回路を提供することにある。
本発明のデジタル周波数遅延回路の構成は、入力された
パルス信号を遅延させる遅延素子と、前記入力パルス信
号と前記遅延素子の出力信号とを入力とする一致回路と
を少くとも一組含むことを特徴とする。
パルス信号を遅延させる遅延素子と、前記入力パルス信
号と前記遅延素子の出力信号とを入力とする一致回路と
を少くとも一組含むことを特徴とする。
以下本発明について図面を参照して説明する。
第1図、第2図は本発明の一実施例の構成を示す回路図
およびその波形図である。第1図において、デユーティ
(DUTY)50%のパルス信号を入力端子1から入力
する。この入力端子1は遅延素子11の入力端子に接続
され、さらに−数回路21の一方の入力端子に接続され
る。遅延素子11の出力は端子2を介して一致回路21
のもう一方の入力端子に接続され、出力端子5より出力
される。この−数回路21は入力端子1より入力される
パルス信号と、遅延素子11からの入力パルス信号より
、入力パルス信号の1/3周期分だけ遅れて端子2に接
続され、出力端子5からデユーティ50%で入力パルス
信号の2倍の周波数のパルス信号を得られる。集積回路
外部に存在する低い周波数のパルス信号を入力し、内部
を駆動でき、回路構成が簡単で、小規模に構成できる。
およびその波形図である。第1図において、デユーティ
(DUTY)50%のパルス信号を入力端子1から入力
する。この入力端子1は遅延素子11の入力端子に接続
され、さらに−数回路21の一方の入力端子に接続され
る。遅延素子11の出力は端子2を介して一致回路21
のもう一方の入力端子に接続され、出力端子5より出力
される。この−数回路21は入力端子1より入力される
パルス信号と、遅延素子11からの入力パルス信号より
、入力パルス信号の1/3周期分だけ遅れて端子2に接
続され、出力端子5からデユーティ50%で入力パルス
信号の2倍の周波数のパルス信号を得られる。集積回路
外部に存在する低い周波数のパルス信号を入力し、内部
を駆動でき、回路構成が簡単で、小規模に構成できる。
第3図、第4図は本発明の第二の実施例の構成を示す回
路図およびその動作を説明する波形図である0本実施例
は、2段の遅延素子11.12および一致回路21.2
2により構成される。すなわち、デユーティ50%のパ
ルス信号を入力端子1より入力する。この入力端子1は
遅延素子11の入力端子に接続され、さらに−数回路2
1の一方の入力端子に接続され、遅延素子11の出力端
2が一致回路21のもう一方の入力端子に接続され、さ
らに次段遅延素子12の入力端子に接続される。また、
−数回路21の出力端3を、次段−数回路22の一方の
入力端子に接続し、遅延素子12の出力端4を一致回路
22のもう一方の入力端子に接続し、その出力端子5か
ら出力する構成になっている。
路図およびその動作を説明する波形図である0本実施例
は、2段の遅延素子11.12および一致回路21.2
2により構成される。すなわち、デユーティ50%のパ
ルス信号を入力端子1より入力する。この入力端子1は
遅延素子11の入力端子に接続され、さらに−数回路2
1の一方の入力端子に接続され、遅延素子11の出力端
2が一致回路21のもう一方の入力端子に接続され、さ
らに次段遅延素子12の入力端子に接続される。また、
−数回路21の出力端3を、次段−数回路22の一方の
入力端子に接続し、遅延素子12の出力端4を一致回路
22のもう一方の入力端子に接続し、その出力端子5か
ら出力する構成になっている。
一致回路11は入力端子1から入力されたパルス信号と
、遅延素子11により入力パルス信号の1/3周期分だ
け遅れた端子2の出力を入力し、出力端3にデユーティ
66.6%で入力パルス信号の2倍の周波数信号を出力
する。この出力を次段−数回路22の入力端子に入力し
、この−数回路22のもう一方の入力には遅延素子12
によって出力端2の信号よりさらに入力パルス信号の1
/3周期分遅れた出力端4の信号を入力し、出力端子5
からデユーティ50%で入力パルス信号の3倍の周波数
のパルス信号を出力する。
、遅延素子11により入力パルス信号の1/3周期分だ
け遅れた端子2の出力を入力し、出力端3にデユーティ
66.6%で入力パルス信号の2倍の周波数信号を出力
する。この出力を次段−数回路22の入力端子に入力し
、この−数回路22のもう一方の入力には遅延素子12
によって出力端2の信号よりさらに入力パルス信号の1
/3周期分遅れた出力端4の信号を入力し、出力端子5
からデユーティ50%で入力パルス信号の3倍の周波数
のパルス信号を出力する。
第5図は本発明の第3の実施例の回路図であり、第3図
と同様に遅延素子1(n−1)と−数回路2(n−1)
とをn−1段組合せたものである。各段の遅延素子1(
n−1)の遅延量は、入力パルス信号の1 / n周期
分の遅延量で、最終段(n−1段)の−数回路2(n−
1)の出力からデユーティ50%で、入力パルス信号の
n倍の周波数のパルス信号が得られる回路となっている
。
と同様に遅延素子1(n−1)と−数回路2(n−1)
とをn−1段組合せたものである。各段の遅延素子1(
n−1)の遅延量は、入力パルス信号の1 / n周期
分の遅延量で、最終段(n−1段)の−数回路2(n−
1)の出力からデユーティ50%で、入力パルス信号の
n倍の周波数のパルス信号が得られる回路となっている
。
第6図は本発明の第四の実施例の構成を示す回路図であ
る0本実施例は、第一の実施例の回路をn段縦列接続し
たもので、n段目の最終段出力からデユーティ50%で
、入力パルス信号の2n倍の周波数のパルス信号が得ら
れる回路である。
る0本実施例は、第一の実施例の回路をn段縦列接続し
たもので、n段目の最終段出力からデユーティ50%で
、入力パルス信号の2n倍の周波数のパルス信号が得ら
れる回路である。
なお、第二の実施例をn段縦列接続した場合、n段目の
最終段の出力からデユーティ50%で、入力パルス信号
の3fi倍の周波数のパルス信号を得ることが出来る。
最終段の出力からデユーティ50%で、入力パルス信号
の3fi倍の周波数のパルス信号を得ることが出来る。
以上の説明では、−数回路を使用した回路を用いたが、
反一致回路でもよく、また−数回路・反一致回路と同等
な論理回路でも同様の効果が得られる。さらに遅延量さ
え考慮すれば入力パルスのデユーティ50%に限られる
ことはなく、この場合−数回路の代りに論理和・非論理
和でも同様の効果が得られる。
反一致回路でもよく、また−数回路・反一致回路と同等
な論理回路でも同様の効果が得られる。さらに遅延量さ
え考慮すれば入力パルスのデユーティ50%に限られる
ことはなく、この場合−数回路の代りに論理和・非論理
和でも同様の効果が得られる。
以上の説明で明かな如く、本発明のデジタル周波数逓倍
回路により、s、111回路外部に低い周波数しか存在
しない場合でも集積回路外部に発振器等を取り付ける必
要がなく、また小規模の回路で簡単に回路構成できると
いう効果がある。
回路により、s、111回路外部に低い周波数しか存在
しない場合でも集積回路外部に発振器等を取り付ける必
要がなく、また小規模の回路で簡単に回路構成できると
いう効果がある。
第1図、第2図は本発明の一実施例の回路図及びその波
形図、第3図、第4図は本発明の第二の実施例の回路図
及びその波形図、第5図、第6図は本発明の第三及び第
四の実施例の回路図である。 1・・・入力端子、2〜4・・・端子、5・・・出力端
子、11.12.・・・1n・・・遅延素子、21,2
2.・・・2n・・・−数回路。 代理人 弁理士 内 原 音 区 区 R −CY′″) 0 城 帆 転 →亡 り4因
形図、第3図、第4図は本発明の第二の実施例の回路図
及びその波形図、第5図、第6図は本発明の第三及び第
四の実施例の回路図である。 1・・・入力端子、2〜4・・・端子、5・・・出力端
子、11.12.・・・1n・・・遅延素子、21,2
2.・・・2n・・・−数回路。 代理人 弁理士 内 原 音 区 区 R −CY′″) 0 城 帆 転 →亡 り4因
Claims (1)
- 入力されたパルス信号を遅延させる遅延素子と、前記入
力パルス信号と前記遅延素子の出力信号とを入力とする
一致回路とを少くとも一組含むことを特徴とするデジタ
ル周波数逓倍回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15281088A JPH01319321A (ja) | 1988-06-20 | 1988-06-20 | デジタル周波数逓倍回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15281088A JPH01319321A (ja) | 1988-06-20 | 1988-06-20 | デジタル周波数逓倍回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01319321A true JPH01319321A (ja) | 1989-12-25 |
Family
ID=15548648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15281088A Pending JPH01319321A (ja) | 1988-06-20 | 1988-06-20 | デジタル周波数逓倍回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01319321A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5426433A (en) * | 1993-09-14 | 1995-06-20 | Ael Industries, Inc. | Coherent RF pulse multiplier |
US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
US9571072B2 (en) | 2014-07-23 | 2017-02-14 | Seiko Epson Corporation | Frequency multiplication circuit, electronic device and moving object |
-
1988
- 1988-06-20 JP JP15281088A patent/JPH01319321A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
US5426433A (en) * | 1993-09-14 | 1995-06-20 | Ael Industries, Inc. | Coherent RF pulse multiplier |
US9571072B2 (en) | 2014-07-23 | 2017-02-14 | Seiko Epson Corporation | Frequency multiplication circuit, electronic device and moving object |
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