JPH06204858A

JPH06204858A - 高周波プログラム可能分周器

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Publication number: JPH06204858A
Application number: JP5257976A
Authority: JP
Inventors: Timothy L Hillstrom; ティモシー・エル・ヒルストロム
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1992-10-15
Filing date: 1993-10-15
Publication date: 1994-07-22
Anticipated expiration: 2019-03-08
Also published as: US5337339A; JP3503967B2

Abstract

(57)【要約】【目的】縦続接続されたフ゜ロク゛ラム可能カウンタ回路からな
る同期型高速分周器を提供する【構成】高速で同期型のフ゜ロク゛ラム可能分周器である。
この分周器は、従来のフ゜ロク゛ラム可能カウンタを縦続接続した
ものからなり、その各カウンタが、外部で供給された整数N
のある部分を受信して、前記分周器が、供給されたクロック
信号のNの各期間毎に1つの出力ハ゜ルスを生成する。従来の
分周器は、その個々のカウンタの速度よりかなり低速となる
が、本発明による分周器は、個々のカウンタとほぼ同一の速
度で動作する。この改善された速度は、(a)分周器の各
回路に加えられるクロック信号のタイミンク゛を別個に選択し、
(b)遅延回路(一般にはシフトレシ゛スタ)を帰還経路中に導入す
ることで達成される。クロックタイミンク゛の変更値及びシフトレシ゛スタ
中のフリッフ゜フロッフ゜の最適数を決定するための方法が提供さ
れる。本発明による分周器は、最大速度または所与速度
における最良の設計余裕の何れかについて最適化可能な
ものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子式分周器に関し、
特に、縦続接続されたプログラム可能カウンタ回路から
なる同期型高速分周器に関する。

【０００２】

【従来の技術】周波数合成の分野では、ユーザにより選
択されて分周器にプログラムされた任意の数で分周する
ことが可能な分周期の必要性が生じている。この必要性
は、合成分野で位相ロックループが普及していることに
起因して生じている。それらのループでは、電圧制御発
振器(VCO)の出力信号が、そのようなプログラム可能分
周器により分周される。分周器の出力パルス列は、次い
で基準周波数信号と比較され、その両者の位相差が制御
信号に変換されてVCOに加えられる。負帰還を利用し且
つループパラメータを適格に設計すれば、前記の動作に
より位相差の値を安定させ、またVCO周波数をロックさ
せる（即ち、一定に保持される）ことができる。任意の
整数Nで分周するように分周器をプログラムすることが
できれば、VCOは基準周波数のＮ倍にロックされること
になる。従って、Nの値を変えることにより、VCOからの
一定範囲の合成信号が利用可能になる。

【０００３】分周器を構成する場合、当業界では通常
は、プログラム可能カウンタ集積回路(IC)に依存する。
これは、２進及び10進形式の両方で利用すること、及
び、多数の異なる機能を組み合わせて利用することが可
能なものである。多数の用途について、分周器は、プロ
グラムカウンタを単独でまたは組み合わせて使用するこ
とにより容易に構成することができる。典型的な分周器
は、必要とされるNの最大値に適合させるのに充分な数
の縦続接続された（即ち共に鎖状接続された）カウンタ
ICから構成される。各ICは１桁（10進カウンタ）または
４ビット以上（２進カウンタ）についての義務履行能力
を有する。

【０００４】図１は、20MHzの信号周波数を2〜1000まで
の10進整数で分周する分周器の構成の仕方の一例を示し
ている。三つの２進化10進(BCD)プログラム可能カウン
タIC10,11,12が縦続接続されている。分周すべき信号
は、クロック入力14に接続された論理クロック13といっ
た形態で供給される。各カウンタは、カウントを可能に
するために高レベルになる（表明される）必要があるカ
ウントイネーブル入力(CE)と、内部カウントが９に達し
た際に高レベルになる終端カウント(TC)出力と、BCD数
をその内部レジスタにロードすることを可能にするプロ
グラムイネーブル入力(PE)とを有する。これらのカウン
タがカウントアップを行うので、Ｎの補数(1000-N)が利
用可能になり、その補数が、一の位、十の位、百の位の
構成要素に区分され、それらがプログラム入力21,22,23
にそれぞれ供給される。CE25が常にイネーブルであるの
で、装置のカウンタ10は連続してカウントを行う。その
内容が９に達する毎に、TC出力16は、１クロックサイク
ルにわたって高レベルとなり、カウンタの内容が９から
０に遷移する際に０に下がる。TC16からCE19への接続に
より、十の位のカウンタ11が次のクロックサイクルで１
カウントだけ進むことが可能になる。TC17をCE20に接続
することにより、前記と同様の制御が、百の位のカウン
タ12についてカウンタ11により行われる。最大カウント
値999に達した場合には、TC18が高レベルになり、全て
のPE入力15を表明することにより、各カウンタがそのプ
ログラミング入力で桁の再ロードを行い、従って、分周
器が新しいサイクルを開始する。TC18はまた、分周器の
出力信号24のソースでもある。

【０００５】一般に、カウンタICとしては、少なくとも
25MHzのカウント速度をTTL部が備えるように指定された
74LS162が選択される。

【０００６】しかし、その最高速度が25MHzよりはるか
に小さいことは、この分周器の構築者にとって驚くべき
こととなろう。この性能の低下は、カウンタ間の相互接
続により必要とされる付加的な時間に起因するものであ
る。分周器にとって重要なことは、最大カウントに達し
た後の遷移である。その回路は、クロックTCの遅延(35n
sec)に加え、CE設定時間(40nsec)及びPE設定時間(20nse
c)、即ち全部で95nsecに適応しなければならない。これ
は、分周器にとって1/(95nsec)即ち10.5MHzの最大周波
数に相当する。

【０００７】より高速のプログラム可能分周器を実現す
る一つの方法は、ECL等のより速い論理ファミリを選択
することである。これにより、速度がTTL方式より５倍
以上大きくなるが、幾つかの不利益もある。即ち、費用
が高くなり、消費電力が大きくなり、論理レベルが他の
回路への伝送され、別電源が必要になる、といった具合
である。加えて、縦続接続ECL分周器の最大周波数はそ
の個々のカウンタの最大周波数より低く、また同様の理
由により、相互接続によって余計な時間が必要になる。

【０００８】より高速で動作するプログラム可能分周器
を構築する別の方法は、双係数(dual-modulus)カウンタ
を使用することである。この装置は、高速カウンタであ
り、その係数は、単一の制御ラインにより、10,11等の
二つの数の間で切り換えることができるものである。こ
のカウンタは、係数を切り換える時期を決定するために
別の制御カウンタを必要とする、という短所を有する。
更に、このカウンタは、使用することができないＮの或
る値が存在する、という点で更に重大な短所を有するも
のである。双係数分周器の啓蒙的な説明は、Ulrich L.
Rohdeによる「Digital phase locked loops : theory a
nd design」(Prentice-hall 1983, p.276ff)に見られ
る。

【０００９】

【発明が解決しようとする課題】現在ギガヘルツに近づ
きつつある当該技術の高周波端近くで動作するプログラ
ム可能分周器を必要とするものに対して、選択の自由は
ほとんど無い。従って、市場で入手し得るカウンタICか
ら構成された分周器回路から更に高い周波数性能を達成
する必要性が存在する。

【００１０】

【課題を解決するための手段】本発明の好適実施例によ
れば、２個の縦続接続されたプログラム可能カウンタ及
びシフトレジスタからなるプログラム可能な同期型分周
器が説明されている。この分周器の最大速度は、個々の
カウンタについて指定されたものに近づく。

【００１１】好適実施例で開示する原理には次のものが
ある。

【００１２】ａ）最下位カウンタに供給されるプログラ
ムイネーブル信号を遅延させることｂ）各カウンタ及びフリップフロップに対するクロック
信号の到達時間を制御することｃ）二つの判定基準のいずれかに従って性能を最大限に
するために、クロック信号の到達時間及びフリップフロ
ップ回路の数を選択する方法。

【００１３】本発明の一態様では、一つ以上のフリップ
フロップ回路からなるシフトレジスタを使用して最下位
カウンタに帰還される終端カウント信号を遅延させてい
る。

【００１４】本発明の別の態様は、分周器を構成する幾
つかの回路へのクロック信号の分配に関するものである
（好適実施例のような分周器はクロック信号のサイクル
をカウントする）。従来の高周波デジタル設計では、ク
ロックの「スキュー」、即ち、回路の種々の要素にクロ
ック波形のエッジが非同時に加えられること、を最小限
にするために極めて多くの注意が払われている。しか
し、この態様では、クロックのスキューは、分周器の速
度を増大させるための設計パラメータとして意図的に導
入されるものである。一般に、最高速度は、クロックエ
ッジをフリップフロップの他にカウンタにも非同時に加
えることで達成される。

【００１５】更に、本発明の別の態様では、分周器の性
能を最適化するためにクロックエッジの相対スキューを
決定する方法が導入される。回路モデルに基き、種々の
要素間及び要素内の時間遅延の中の一組の不等関係が導
出される。この一組の不等関係が人間またはコンピュー
タにより操作されて、最善のスキュー値が決定される。
この方法はまた、終端カウント帰還経路中のフリップフ
ロップの数を選択する際の設計上のトレードオフを求め
る。

【００１６】最適化に関して少なくとも二つの異なる判
定基準を選択することができる。その一つは、クロック
周波数を最大限にすることができ、他方は、所望のクロ
ック周波数が与えられた場合に、それに対する設計上の
余裕を最大限にする。これらの判定基準は、一般に、ク
ロックスキューの異なる値に通ずるものである。

【００１７】

【実施例】本発明の開示によれば、加えられたクロック
信号を分周して、クロックからのNの入力サイクルの各
々につき一つの出力パルスを生成するように、縦続接続
されたプログラム可能カウンタからなる同期型分周器を
構成することができる。その整数Nの選択は、分周器の
用途によって決定され、通常は変更可能である。N（ま
たはその補数）は、外部プログラミング信号として供給
されるものである。

【００１８】本発明の好適実施例は、図２に示すよう
に、16ビット高速分周器である。この分周器は、最大65
0MHzまで動作し、到来クロック周波数を２進数で表され
た整数Nで分周する。Nは最大約40,000まであらゆる整数
とすることができる。同図において、符号31,32は、少
なくとも700MHzの最大速度を有する８ビットECLプログ
ラム可能カウンタである。シフトレジスタ33は、一つの
ECL Dフリップフロップから構成されている。ECLクロッ
ク駆動装置30は、複数の出力を備えており、出力の中で
も非常に低い差動時間遅延（即ち「スキュー」）を有す
るように指定されている。分周器用の適当な部品には、
モトローラ社のMC10E111クロック駆動装置、MC10E016カ
ウンタ、及びMC10E131カッド(quad)Dフリップフロップ
がある。

【００１９】一つのカウンタの最大カウント値（2⁸）が
Nの最大値よりはるかに小さいので、図２に示すよう
に、縦続接続されたカウンタを使用する必要がある。先
に説明したように、二つ以上のカウンタを縦続接続して
分周器回路を形成する場合には、その組み合わせたもの
の最大クロック周波数は低下する。この場合には、制御
信号等により必要とされる更なる時間遅延に印刷回路の
レイアウトの変化が加わり、分周器が500MHzより上で動
作しなくなることがよくある。この速度の低下は、当業
界では周知の現象であり、多数の刊行物で説明されてい
る。それらの中には、モトローラ社のECLinPSデータマ
ニアル（3〜6頁のMC10E016の部分を参照）及び広く普及
しているテキストであるHorowitz & Hill 著の「The Ar
t of Electronics」（第2版、545,546頁）がある。

【００２０】図２に示す本発明の好適実施例は、縦続接
続カウンタの速度を単一のカウンタの速度までほぼ回復
させるものである。

【００２１】ここで図２及び図３を参照して、その図示
の回路の動作を説明する。クロック駆動装置30は、その
入力でクロック信号60を受信する。その出力38,39,40
は、本質的に同一の同期したECL信号である。これらの
信号は、プリント回路のライン35,36,37を介してカウン
タ31,32及びシフトレジスタ33のクロック入力に分配さ
れる。この三つのクロック信号の相対到達時間は、ライ
ン35,36,37における伝播遅延によって決まる。ラインの
長さは、後述するように意図的に選択される。即ち、分
配されるクロック信号間のスキューが設計上の変数とし
て意図的に導入される。これらのライン遅延をそれぞれ
D1,D2,D3で示す。

【００２２】分周器の完全なサイクルは、カウンタ31,3
2をそれぞれの入力45,46のデータによりプログラムする
ことで開始される。カウンタ31,32がカウントアップを
行うので、それらはNの補数(2¹⁶-N)でプログラムされ
る。次いでその数は、カウンタ31が最下位部分を受信
し、カウンタ32が最上位部分を受信することで区分され
る。CE1（負論理）が常にイネーブルであるので、カウ
ンタ31は、その最大値（2⁸）に達するまでそのカウント
をインクリメントし続ける。その最大値に達したとき、
終端カウント信号T1が表明され、ライン53を介してカウ
ンタ32の入力CE2に伝えられる。CE2は１クロックサイク
ル中のみ高レベルとなるので、カウンタ32は１カウント
のみ進む。続いて、カウンタ32は、カウンタ31の完全な
カウントサイクル（2⁸のクロックサイクル）毎に１カウ
ント進む。カウンタ32がその終端カウント（やはり28）
に到達すると、信号TC2が表明され、ライン54を介して
シフトレジスタ33のD入力に伝えられる。TC2はまた、プ
ログラムイネーブルPE2にも接続されており、これによ
り、カウンタ32がそのプログラム入力46で再びデータの
ロードを行うことになる。次いでCE2は低レベルとなる
ので、カウンタ32は暫らく休止したままとなる。一方、
信号TC2は、シフトレジスタ33により１クロックサイク
ル遅延され、出力Q及びライン55を介して入力PE1に伝え
られる。従って、カウンタ31は、入力45のデータにより
再プログラムされ、完全な分周サイクルが再び開始され
る。

【００２３】信号TC2はシフトレジスタ33により１クロ
ック期間だけ遅延されているので、分周サイクル中に余
分なカウントが生ずる。従って、所望のNによる分周を
達成するためには、分周係数をN-1の補数にすべきであ
る。

【００２４】IC間遅延D7,D8,D9（図３）は、ライン伝播
時間に、駆動装置の出力抵抗及びライン容量によるRC時
定数遅延を加えたものからなる。慎重にレイアウトを行
うことにより極力小さくしても、これら遅延は、性能を
最大限に設計する際には無視することができず、考慮に
入れなければならない。

【００２５】D4,D5,D6は、個々のICのクロック対出力の
遅延を表わす。

【００２６】本実施例で最大速度を達成するために、N
の最大値にわずかな犠牲が払われている。カウンタ31,3
2を慣習的態様で縦続接続する場合、プログラムイネー
ブル信号はTC1とTC2との論理積として形成される。ここ
で、TC2だけを使用した場合には、ゲート遅延は除去さ
れるが、最大のNは2¹⁶〜2⁸に低下する。

【００２７】次に、これら全ての数量の間の種々の関係
を検討して、最良の高速性能のための時間関係を決定す
ることにする。本説明の基礎をなす判定基準は、適応さ
せるべき特定の最大クロック周波数を与えて、最も広い
設計上の余裕を得ることである。しかし、もう一つの目
標は、可能な最大クロック周波数について設計を行うこ
とであり、その判定基準を適用するための方法について
概説する。

【００２８】図４は、図２の回路のタイミングチャート
であり、主な波形を図示し、それらの間の関係を示して
いる。

【００２９】三つの波形71,72,73は、それぞれ、クロッ
ク入力41,42,43における信号を表している。D1,D2,D3
は、クロック駆動装置30に対するクロックエッジの時間
遅延を表している。設計の目的上、これらのDは、後に
クロック間の時間差T_ijに変換される。図面を簡単にす
るためこれら波形を図４に位相で示してあるが、一般
に、そのエッジは同時ではなく、それらの実際の時間関
係は、以下で説明する分析から導出される。クロックの
周期Tは、波形71上に示してある。

【００３０】三つの波形CE2,D,PE1は、入力CE2,D,PE1に
おける信号をそれぞれ表わすものである（注：このDは
時間遅延ではないが、一定形式のフリップフロップに対
する慣例的な名称である）。

【００３１】これらの信号は負論理であり、その能動領
域は、それぞれの入力に対して指定された設定時間(S1,
S2,S3)及び保持時間(H1,H2,H3)に区分される。

【００３２】点線75〜80は順位関係を示すものである。
ライン75,76,77は、クロック対出力の順位を示す。例え
ば、CE2のダウンエッジは、クロック波形71によって生
じ、その波形71は、(D4+D7)(sec)だけCE2に先行してい
る（図３参照）。ライン78,79,80は、入力対クロックの
順位を示す。例えば、信号CE2は、少なくともS2(sec)だ
けクロック72に先行し、そのクロック72の後に少なくと
もH2(sec)だけ有効になっていなければならない。これ
らの（装置及び物理的構成により課せられる）順位要件
は、使用する最大クロック周波数において満たされなけ
ればならない。この順位要件が、幾らかの余分な時間を
伴って満たされれば、その時間は設計上の余裕となり、
或る範囲の装置パラメータにわたってカウンタの正しい
動作が確保されることになる。

【００３３】設定及び保持時間についての製造者の仕様
を下限として示す。即ち、入力に加えられる信号は、そ
れらの時間に合致するかまたは超えて（いくらでも良
い）いなければならない。しかし、内部装置の遅延D4,D
5,D6は、指定された最小値及び最大値により規定される
範囲に含まれる。下記の式では、適切な最小値または最
大値が使用されている。

【００３４】最小の設定及び保持要件を満たす条件を全
てのパラメータに基づいて規定することにより、設計モ
デルを公式化することができる。これより、S及びHにつ
いて一つづつ以下の６つの不等式が導かれる。

【００３５】 S2: D2+T-(D1+D4_max+D7)>S2 (1) H2: D1+T+D4_min+D7-(D2+T)>H2 (2) S3: D3+2T-(D2+T+D5_max+D8)>S3 (3) H3: D2+2T+D5_min+D8-(D3+2T)>H3 (4) S1: D1+3T-(D3+2T+D6_max+D9)>S1 (5) H1: D3+3T+D6_min+D9-(D1+3T)>H1 (6) これら不等式を対に組み合わせ、 T_ij=Di-Dj で置換を行うことにより、クロック間の時間差（スキュ
ー）に変換すると、以下に示す三つの二重不等式を得る
ことができる。

【００３６】 S2+D4max+D7-T<T21<D4min+D7-H2 (7) S3+S5max+D8-T<T32<D5min+D8-H3 (8) S1+D6min+D9-T<T13<D6min+D9-H1 (9) これらの式における各数量は、T_ijを除いて既知である
ので、要点は、同時に満たされなければならない上限及
び下限にT_ijをおくことである。次いですべきは、それ
らの境界からできる限り遠くにあるようにT_ijを選択
し、これにより、設計余裕を最大限にすることである。
即ち、構成要素のパラメータ値の変動に対して最良の保
護を提供することである。

【００３７】ここで、T_ijのうちの二つだけが独立であ
ることに留意されたい： T13=-(T21+T32) 数値例は、この手順を理解するのに役立つであろう。

【００３８】好適実施例で使用されるECL部品を表す以
下のデータを仮定する（時間単位は(psec)である）。

【００３９】 S1=S2=600 S3=150 H1=H2=0 H3=175 D4_min=D5_min=550 D4_max=D5_max=900 D6_min=360 D6_max=700 D7=60 D8=100 D9=70 T=1/F_clock=1/650MHz=1538 これらのデータを不等式(7),(8),(9)に入れると、以下
の通りとなる。

【００４０】 22<T₂₁<610 (10) -388<T₃₂<475 (11) -168<T₁₃<430 (12) 不等式(12)はT21,T32の項で書き換えることができ、以
下の通りとなる。

【００４１】-168<-(T₂₁+T₃₂)<430 (12a) 不等式(10),(11),(12a)を検討することにより、上限よ
り下限の方が一層重要であると結論することができる。
三つの下方余裕（T₂₁-22等）を等しくし、178という共
通の値を与えることにより、試験解を得ることができ
る。これが最適解であることが理解されよう。この結果
を生ずる三つの時間差の値は以下の通りとなる。

【００４２】 T₂₁=200 (13) T₃₂=-210 (14) T₁₃=10 (15) 時間差T_ijを絶対遅延に逆変換し、D3を基準として選択
することにより、クロックスキューの設計値が得られ
る。

【００４３】 D1=10 (16) D2=210 (17) D3=0 (18) 好適実施例は、シフトレジスタ中にフリップフロップ回
路を一つだけ組込んだものである。しかし、代替実施例
では、複数のフリップフロップ回路からなるシフトレジ
スタを使用することができる。フリップフロップ回路の
最適数を決定するのは容易である。本方法は、フリップ
フロップ回路の個数を変更することでシフトレジスタの
モデルを構成し、上述のように各構成の分析を行うもの
である。フリップフロップ回路がいくつであろうと分周
器の速度を改善することは可能であろうが、他の実用上
の制約（電力、複雑さ、コスト等）により、その個数は
小さくなる。更に、速度の向上は、フリップフロップ回
路数が大きくなると共に少なくなる。

【００４４】設計余裕を最大限にすることの他に、本実
施例で例示してきたように、他の目標として、最大動作
周波数を達成することがある。これは同様の態様で達成
される。最高の余裕のためのT_ijの選択を適切に行うと
共に、臨界の余裕が０になるまでTの値を小さくする。
そのTの逆数が、可能な最大動作周波数である。

【００４５】本明細書で使用した記号のリスト記号意味 N 縦続接続分周器のカウント係数 TC 終端カウント：カウンタの内部レジスタが最
大カウントになった際にそのカウンタにより提供される
出力 CE カウントイネーブル：カウンタへの制御入力
であり、内部レジスタの前進を調整する。

【００４６】 PE プログラムイネーブル：カウンタへの制御入
力であり、そのカウンタが内部レジスタをプログラム入
力に加えられる数に設定することを可能にする。

【００４７】 D1,D2,D3 クロック駆動装置である関連するIC,w.r.tに
加えられるクロック信号のエッジの遅延 T_ij クロック時間差：Di−Dj D7,D8,D9 遷移時間及び時定数の影響による関連するIC
の出力信号の遅延 S1,S2,S3 関連するICの入力に必要な最小設定時間 H1,H2,H3 関連するICの入力に必要な最小保持時間 D4,D5,D6 関連するICのクロック対出力遅延 T 加えられるクロック信号の周期好適実施例に関して本発明の原理を説明及び図示してき
たが、そのような原理から逸脱することなく、構成及び
詳細において本発明に修正を加えることが可能である、
ということは明らかである。例えば、シフトレジスタは
複数のフリップフロップから構成することができる。他
の代替策としては、２進カウンタではなく１０進カウン
タを使用するという方法がある。本実施例は、例示のみ
を目的とするものであり、本発明の範囲に制限を加える
ものと解釈されるべきではない、ということが理解され
よう。従って、特許請求の範囲及びその思想の範囲内に
属するそのような変形例の全てを本発明として請求する
こととする。

【００４８】

【発明の効果】本発明は上述のように構成したので、ク
ロック周波数を最大限にし、または、所望のクロック周
波数が与えられた場合にそれに対する設計上の余裕を最
大限にすることが可能となる。

【図面の簡単な説明】

【図１】従来のプログラム可能分周器を示すブロック図
である。

【図２】好適実施例を示すブロック図である。

【図３】図２の要素及びそれらの相互接続に関連する種
々の時間遅延を識別するためのブロック図である。

【図４】図２に示す好適実施例で存在する各種信号波形
間の時間関係を示すタイミングチャートである。

【符号の説明】

30 クロック駆動装置 31,32 ８ビットECLプログラム可能カウンタ 33 シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】高周波クロック信号を外部から供給された
デジタル整数で分周するプログラム可能分周器であっ
て、クロック信号に接続された入力と複数の出力とを有し、
その各出力が前記クロック信号に対して所定時間だけ遅
延している、クロック駆動装置と、そのクロック駆動装置の出力に接続されたクロック入力
と、前記外部整数の最下位部分に接続されたプログラム
入力と、そのプログラム入力を調整する制御入力と、終
端カウント出力とを有する、第１のプログラム可能カウ
ンタと、前記クロック駆動装置の出力に接続されたクロック入力
と、前記外部整数の最上位部分に接続されたプログラム
入力と、そのプログラム入力を調整する制御入力と、前
記第１のプログラム可能カウンタの終端カウント出力に
接続されたカウントイネーブル入力と、第２のプログラ
ム可能カウンタの制御入力に接続された終端カウント出
力とを有する、前記第２のプログラム可能カウンタと、その第２のプログラム可能カウンタの終端カウント出力
に接続された入力と、前記第１のプログラム可能カウン
タの制御入力に接続された出力とを有する、遅延回路
と、を備えることを特徴とする、プログラム可能分周
器。