JPH07101844B2 - 可変分周回路 - Google Patents
可変分周回路Info
- Publication number
- JPH07101844B2 JPH07101844B2 JP2202565A JP20256590A JPH07101844B2 JP H07101844 B2 JPH07101844 B2 JP H07101844B2 JP 2202565 A JP2202565 A JP 2202565A JP 20256590 A JP20256590 A JP 20256590A JP H07101844 B2 JPH07101844 B2 JP H07101844B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- terminal
- variable
- delay means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、分周比の範囲が広く、高速動作に好適な可変
分周回路に関するものである。
分周回路に関するものである。
可変分周を行う手段としてプリセットカウンタを用いた
場合、カウンタの動作速度によって基本クロックの周波
数が制限されるので、分周後のクロックの高分解能化を
行うことが困難である。そのため、従来からプリセット
カウンタの前段にプリスケラを設け、基本クロックの高
周波化を行い、分周後のクロックの高分解能化を行って
いたが、プリスケラの可変分周比によって最小分周数が
制限されるので、可変分周範囲が狭いという欠点があっ
た。
場合、カウンタの動作速度によって基本クロックの周波
数が制限されるので、分周後のクロックの高分解能化を
行うことが困難である。そのため、従来からプリセット
カウンタの前段にプリスケラを設け、基本クロックの高
周波化を行い、分周後のクロックの高分解能化を行って
いたが、プリスケラの可変分周比によって最小分周数が
制限されるので、可変分周範囲が狭いという欠点があっ
た。
第１図は、従来の２モジュラスプリスケラの一例の回路
図、第２図は、その２モジュラスプリスケラを用いた可
変分周回路の一例のブロック図である。
図、第２図は、その２モジュラスプリスケラを用いた可
変分周回路の一例のブロック図である。
第１図，第２図に従い、従来例を具体的に説明する。
この第２図に示すプリスケラ７は、第１図に示すように
オアゲート1,アンドゲート2,ノアゲート３およびＤフリ
ップフロップ4,5,6によって構成され基本クロックfinを
分周してfoutを出力するものである。
オアゲート1,アンドゲート2,ノアゲート３およびＤフリ
ップフロップ4,5,6によって構成され基本クロックfinを
分周してfoutを出力するものである。
分周数は、選択信号SELによって制御され、例えば、先
端信号SELが“H"（高）レベルの場合に分周数は5,“L"
（低）レベルの場合に分周数は６である。
端信号SELが“H"（高）レベルの場合に分周数は5,“L"
（低）レベルの場合に分周数は６である。
プリスケラだけでは分周数を連続的に可変にできないの
で、第２図に示すようにカウンタ8,9を接続する。カウ
ンタ８にデータ値“A"が、またカウンタ９にデータ値
“B"がプリセットされた場合の分周数Ｎは、次の式
（１）で表わされる。
で、第２図に示すようにカウンタ8,9を接続する。カウ
ンタ８にデータ値“A"が、またカウンタ９にデータ値
“B"がプリセットされた場合の分周数Ｎは、次の式
（１）で表わされる。
Ｎ＝fin/f0＝6A＋５（Ｂ−Ａ）＝Ａ＋5B ……………
（１） この分周数Ｎは、データＡの値を変えることによって分
周数を１きざみに、データＢの値を変えることによって
分周数を５きざみに変えることができる。ここで分周数
Ｎを連続的に可変にできる最小分周数は、Ｂ≧Ａという
条件を考慮すると20となる。
（１） この分周数Ｎは、データＡの値を変えることによって分
周数を１きざみに、データＢの値を変えることによって
分周数を５きざみに変えることができる。ここで分周数
Ｎを連続的に可変にできる最小分周数は、Ｂ≧Ａという
条件を考慮すると20となる。
一般的にはプリスケラの分周数を“U",“L"とすればＵ
＝Ｌ＋１の関係にあるので、分周数を連続的に可変にで
きる最小分周数Nminは、次の（２）式で与えられる。
＝Ｌ＋１の関係にあるので、分周数を連続的に可変にで
きる最小分周数Nminは、次の（２）式で与えられる。
Nmin＝Ｌ（Ｌ−１） ……………（２） すなわち、カウンタの動作速度を下げる目的でプリスケ
ラの分周数U,Lを大きくとると、最小分周数Nminが大き
くなり、分周数Ｎの可変範囲が狭くなってしまう。
ラの分周数U,Lを大きくとると、最小分周数Nminが大き
くなり、分周数Ｎの可変範囲が狭くなってしまう。
本発明の目的は、上記した従来技術の欠点をなくし、高
速動作が可能で分周数の可変範囲が広い可変分周回路を
提供することにある。
速動作が可能で分周数の可変範囲が広い可変分周回路を
提供することにある。
本発明は、上記目的を達成するために、第１のフリップ
フロップと第２のフリップフロップと、可変遅延手段
と、第１の遅延手段と第２の遅延手段と、立ち下がりエ
ッジ検出手段とからなり、第１のフリップフロップのＱ
端子とCLK端子との間に上記可変遅延手段と第１の遅延
手段と切り替え手段が設けられており、第１のフリップ
フロップのＱ端子は第２のフリップフロップのＤ入力端
子に接続されており、第２のフリップフロップのＱ端子
およびＱ端子は該立ち下がりエッジ検出手段に接続され
ており、検出したエッジ信号は第２の遅延手段により遅
延されるとともに第１のフリップフロップのセット入力
端子に入力されるように構成され、プリセットカウンタ
からの計数終了信号に基づいて上記切り替え手段により
第１のフリップフロップのＱ端子からCLK端子との間の
帰還ループとして第１の遅延手段に切り替えたときｍ分
周し、上記可変遅延手段に切り替えたときに該可変遅延
手段の設定値により、第２のフリップフロップのCLK入
力端子に入力したクロック信号をｍ〜2m−１分周した第
１のフリップフロップのＱ出力をプリセットカウンタで
計数して、上記切り替え手段が可変遅延手段を選択した
場合に分周出力を該切り替え手段の出力として得るよう
になした可変分周回路であって、該可変遅延手段は上記
レジスタに保持された分周値に対応した確定選択値によ
って遅延時間が制御され、分周クロックの１周期間のみ
該可変遅延手段の遅延素子の遅延時間を一定に保つこと
を特徴とするものである。
フロップと第２のフリップフロップと、可変遅延手段
と、第１の遅延手段と第２の遅延手段と、立ち下がりエ
ッジ検出手段とからなり、第１のフリップフロップのＱ
端子とCLK端子との間に上記可変遅延手段と第１の遅延
手段と切り替え手段が設けられており、第１のフリップ
フロップのＱ端子は第２のフリップフロップのＤ入力端
子に接続されており、第２のフリップフロップのＱ端子
およびＱ端子は該立ち下がりエッジ検出手段に接続され
ており、検出したエッジ信号は第２の遅延手段により遅
延されるとともに第１のフリップフロップのセット入力
端子に入力されるように構成され、プリセットカウンタ
からの計数終了信号に基づいて上記切り替え手段により
第１のフリップフロップのＱ端子からCLK端子との間の
帰還ループとして第１の遅延手段に切り替えたときｍ分
周し、上記可変遅延手段に切り替えたときに該可変遅延
手段の設定値により、第２のフリップフロップのCLK入
力端子に入力したクロック信号をｍ〜2m−１分周した第
１のフリップフロップのＱ出力をプリセットカウンタで
計数して、上記切り替え手段が可変遅延手段を選択した
場合に分周出力を該切り替え手段の出力として得るよう
になした可変分周回路であって、該可変遅延手段は上記
レジスタに保持された分周値に対応した確定選択値によ
って遅延時間が制御され、分周クロックの１周期間のみ
該可変遅延手段の遅延素子の遅延時間を一定に保つこと
を特徴とするものである。
以下、本発明の実施例を図に基づいて説明する。
第３図は、本発明に係る可変分周回路の一実施例のブロ
ック図、第４図，第５図は、その動作タイミングチャー
トである。
ック図、第４図，第５図は、その動作タイミングチャー
トである。
ここで、21は遅延手段に係るレジスタ、20は同可変の遅
延素子、10,15,19,22は固定の遅延素子、12,13はＤフリ
ップフロップ、24はプリセットカウンタである。
延素子、10,15,19,22は固定の遅延素子、12,13はＤフリ
ップフロップ、24はプリセットカウンタである。
なお、第４図の波形ａ〜ｇは、第３図中の同記号を付し
た箇所に対するものである。
た箇所に対するものである。
まず、プリセットカウンタ24は、入力ｈが０でありTC出
力が常に“H"レベルであるとする。
力が常に“H"レベルであるとする。
遅延素子20は、レジスタ21に保持された値ｇによって遅
延時間量の制御が可能であり、上記値ｇは所望値が選択
確定されているものとする。
延時間量の制御が可能であり、上記値ｇは所望値が選択
確定されているものとする。
基本クロックfin（波形ａ）がＤフリップフロップ13に
供給されているとする。Ｄフリップフロップ12のセット
端子SDにパルス（波形ｅ）の“H"レベル（区間T0〜T1）
が入力されると、その出力は、“L"レベルとなり、波
形ｆは“L"レベルとなる。一方、同出力はアンドゲー
ト14を介し、遅延素子20によって設定された時間を経過
した後、オアゲート18を介し、フリップフロップのクロ
ックに入力され、入力端子Ｄの設定値“L"を同Ｑ出力に
出力する。このＱ出力は、フリップフロップ13の入力端
子Ｄに入力され、基本クロックfinによってタイミング
を取り直したＱ出力（波形ｂ）とその出力を遅延素子
15により遅延した（波形ｃ）を得、アンドゲート11,遅
延素子10を介してフリップフロップ12のセット端子SDに
“H"レベル（区間T5〜T6）を与える。
供給されているとする。Ｄフリップフロップ12のセット
端子SDにパルス（波形ｅ）の“H"レベル（区間T0〜T1）
が入力されると、その出力は、“L"レベルとなり、波
形ｆは“L"レベルとなる。一方、同出力はアンドゲー
ト14を介し、遅延素子20によって設定された時間を経過
した後、オアゲート18を介し、フリップフロップのクロ
ックに入力され、入力端子Ｄの設定値“L"を同Ｑ出力に
出力する。このＱ出力は、フリップフロップ13の入力端
子Ｄに入力され、基本クロックfinによってタイミング
を取り直したＱ出力（波形ｂ）とその出力を遅延素子
15により遅延した（波形ｃ）を得、アンドゲート11,遅
延素子10を介してフリップフロップ12のセット端子SDに
“H"レベル（区間T5〜T6）を与える。
よって基本クロックfinに同期して分周クロックf0（波
形ｆ）が得られるものである。
形ｆ）が得られるものである。
分周数Ｎは、基本クロックの周期をＴとし、各素子の伝
ぱん遅延時間を以下のように定めると、次の（３）式で
表わされる。
ぱん遅延時間を以下のように定めると、次の（３）式で
表わされる。
Ｎ・Ｔ＜TCQ13＋T11＋T10＋TSQ12＋T14＋T20＋T18 ＋TCQ12＋TSET13＜（Ｎ＋１）・Ｔ …………（３） ただし、TCQ13はＤフリップフロップ13のクロック端子C
LKから出力Ｑへの伝ぱん遅延時間、T11はアンドゲート1
1の伝ぱん遅延時間、T10は遅延素子10の伝ぱん遅延時
間、TSQ12はＤフリップフロップ12のセット端子SDから
出力Ｑへの伝ぱん遅延時間、T14はアンドゲート14の伝
ぱん遅延時間、T20は遅延素子20の伝ぱん遅延時間、T18
はオアゲート18の伝ぱん遅延時間、TCQ12はＤフリップ
フロップ12のクロック端子CLKから出力Ｑへの伝ぱん遅
延時間、TSET13はＤフリップフロップ13の入力Ｄからク
ロック端子CLKのセットアップタイムである。
LKから出力Ｑへの伝ぱん遅延時間、T11はアンドゲート1
1の伝ぱん遅延時間、T10は遅延素子10の伝ぱん遅延時
間、TSQ12はＤフリップフロップ12のセット端子SDから
出力Ｑへの伝ぱん遅延時間、T14はアンドゲート14の伝
ぱん遅延時間、T20は遅延素子20の伝ぱん遅延時間、T18
はオアゲート18の伝ぱん遅延時間、TCQ12はＤフリップ
フロップ12のクロック端子CLKから出力Ｑへの伝ぱん遅
延時間、TSET13はＤフリップフロップ13の入力Ｄからク
ロック端子CLKのセットアップタイムである。
したがって、遅延素子20の遅延時間を適当に設定するこ
とにより、分周数Ｎを連続的に可変とすることが可能で
ある。
とにより、分周数Ｎを連続的に可変とすることが可能で
ある。
第３図において、分周値1/Nに対応するデータｇは、レ
ジスタ21によって保持され、分周クロックf0の１周期間
だけ遅延素子20の伝ぱん遅延時間を一定に保つ。すなわ
ち、第４図の区間T2において、同図ｆのポジィティブエ
ッジによって分周値1/Nのデータｇがレジスタ21に保持
され、同図ｆの区間T5〜T8のネガティブパルスの幅を制
御する。したがって、分周数Ｎを連続的に制御すること
が可能となる。
ジスタ21によって保持され、分周クロックf0の１周期間
だけ遅延素子20の伝ぱん遅延時間を一定に保つ。すなわ
ち、第４図の区間T2において、同図ｆのポジィティブエ
ッジによって分周値1/Nのデータｇがレジスタ21に保持
され、同図ｆの区間T5〜T8のネガティブパルスの幅を制
御する。したがって、分周数Ｎを連続的に制御すること
が可能となる。
次にプリセットカウンタ24を動作させる場合（ｈ≠０）
について第３図，第５図を用いて説明する。ここで、レ
ジスタ21の入力であるｇによって決まる分周数を説明の
ため５〜９とし、ｈ＝3,g＝７の場合について説明す
る。
について第３図，第５図を用いて説明する。ここで、レ
ジスタ21の入力であるｇによって決まる分周数を説明の
ため５〜９とし、ｈ＝3,g＝７の場合について説明す
る。
第５図において分周クロックf0（波形ｆ）のネガティブ
パルスが区間T20で出力され、このポジィティブエッジ
で、レジスタ21に７が格納され、プリセットカウンタ24
の▲▼端子に分周クロックを遅延したクロック（波
形ｉ）を印加し、Ｄフリップフロップ12の出力Ｑ（波形
ｉ）の区間T20におけるポジィティブエッジでカウンタ2
4に３が格納される。したがって、プリセットカウンタ2
4のターミナルカウントTCは“L"レベルとなり、オアゲ
ート16を介してアンドゲート17が選択される。この時、
プリセットカウンタ24に供給するクロック（波形ｊ）は
基本クロックfin（波形ａ）をNc分周したクロックとな
る。分周数Ncは、基本クロックfinの周期をＴとすると
（４）式となる。
パルスが区間T20で出力され、このポジィティブエッジ
で、レジスタ21に７が格納され、プリセットカウンタ24
の▲▼端子に分周クロックを遅延したクロック（波
形ｉ）を印加し、Ｄフリップフロップ12の出力Ｑ（波形
ｉ）の区間T20におけるポジィティブエッジでカウンタ2
4に３が格納される。したがって、プリセットカウンタ2
4のターミナルカウントTCは“L"レベルとなり、オアゲ
ート16を介してアンドゲート17が選択される。この時、
プリセットカウンタ24に供給するクロック（波形ｊ）は
基本クロックfin（波形ａ）をNc分周したクロックとな
る。分周数Ncは、基本クロックfinの周期をＴとすると
（４）式となる。
Nc・Ｔ＜TCQ13＋T11＋T10＋TSQ12＋T17＋T19＋T18 ＋TCQ12＋TSET13＜（NC＋１）・Ｔ ………（４） ただし、T17はアンドゲート17の伝ぱん遅延時間、T19は
遅延素子19の伝ぱん遅延時間である。ここでは、分周波
NCは５とし説明する。
遅延素子19の伝ぱん遅延時間である。ここでは、分周波
NCは５とし説明する。
プリセットカウンタ24は、クロック（波形ｉ）を計数
し、設定された値３を計数した時点（区間T24）でター
ミナルカウントTCを“H"レベルにする。よって、オアゲ
ート16を介してアンドゲート17が閉じ、アンドゲート14
が選択され、区間T24は、レジスタ21に格納されている
値“7"によって、上述したように基本クロックfin（波
形ａ）を７分周し、プリセットカウンタ24に供給すると
ともに、アンドゲート14から分周クロックf0（波形ｆ）
を出力する。すなわち分周クロックの周期は区間20の波
形ｆのポジィティブエッジから区間24のポジィティブエ
ッジとなる。
し、設定された値３を計数した時点（区間T24）でター
ミナルカウントTCを“H"レベルにする。よって、オアゲ
ート16を介してアンドゲート17が閉じ、アンドゲート14
が選択され、区間T24は、レジスタ21に格納されている
値“7"によって、上述したように基本クロックfin（波
形ａ）を７分周し、プリセットカウンタ24に供給すると
ともに、アンドゲート14から分周クロックf0（波形ｆ）
を出力する。すなわち分周クロックの周期は区間20の波
形ｆのポジィティブエッジから区間24のポジィティブエ
ッジとなる。
基本クロックfinを分周して分周クロックf0を得るため
の分周数N0は、（５）式で与えられる。
の分周数N0は、（５）式で与えられる。
N0＝f0/fin＝ｇ＋5h ……………（５） 分周数N0を一般的に求めるため、レジスタ21に与える設
定値ｇの範囲をｍ〜2m−1,アンドゲート17が選択された
場合の分周数をｍ、プリセットカウンタ24に設定する値
をｈとすると、分周数N0は（６）式となる。
定値ｇの範囲をｍ〜2m−1,アンドゲート17が選択された
場合の分周数をｍ、プリセットカウンタ24に設定する値
をｈとすると、分周数N0は（６）式となる。
N0＝f0/fin＝ｇ＋ｍ・ｈ …………（６） 以上の説明より明らかなように最小分周数はｍとなり、
例えばプリスケラ内にカウンタを用いず、Ｄフリップフ
ロップを用いるので、高速動作が可能となるとともに、
分周数はＤフリップフロップのからクロック端子CLK
の帰還ループ内にある遅延素子の伝ぱん遅延時間とプリ
セットカウンタの設定値を変更することにより、容易に
任意に変更ができる。
例えばプリスケラ内にカウンタを用いず、Ｄフリップフ
ロップを用いるので、高速動作が可能となるとともに、
分周数はＤフリップフロップのからクロック端子CLK
の帰還ループ内にある遅延素子の伝ぱん遅延時間とプリ
セットカウンタの設定値を変更することにより、容易に
任意に変更ができる。
以上、詳細に説明したように、本発明によれば、高速で
分周数の可変範囲が広い可変分周回路が得られるので、
種々の電子回路等の要求に応ずることができ、その効果
は顕著である。
分周数の可変範囲が広い可変分周回路が得られるので、
種々の電子回路等の要求に応ずることができ、その効果
は顕著である。
第１図は従来の２モジュラスプリスケラの一例の回路
図、第２図はその２モジュラスプリスケラを用いた可変
分周回路の一例のブロック図、第３図は本発明に係る可
変分周回路の一実施例のブロック図、第４図，第５図は
その動作タイミングチャートである。 11,14,17……アンドゲート、 16,18……オアゲート、23……インバータ、 12,13……Ｄフリップフロップ、 10,15,19,20,22……遅延素子、 21……レジスタ、 24……プリセットカウンタ。
図、第２図はその２モジュラスプリスケラを用いた可変
分周回路の一例のブロック図、第３図は本発明に係る可
変分周回路の一実施例のブロック図、第４図，第５図は
その動作タイミングチャートである。 11,14,17……アンドゲート、 16,18……オアゲート、23……インバータ、 12,13……Ｄフリップフロップ、 10,15,19,20,22……遅延素子、 21……レジスタ、 24……プリセットカウンタ。
Claims (1)
- 【請求項１】第１のフリップフロップと第２のフリップ
フロップと、レジスタと可変の遅延素子よりなる可変遅
延手段と、第１の遅延手段と第２の遅延手段と、立ち下
がりエッジ検出手段とからなり、第１のフリップフロッ
プのＱ端子とCLK端子との間に上記可変遅延手段と第１
の遅延手段と切り替え手段が設けられており、第１のフ
リップフロップのＱ端子は第２のフリップフロップのＤ
入力端子に接続されており、第２のフリップフロップの
Ｑ端子およびＱ端子は該立ち下がりエッジ検出手段に接
続されており、検出したエッジ信号は第２の遅延手段に
より遅延されるとともに第１のフリップフロップのセッ
ト入力端子に入力されるように構成され、プリセットカ
ウンタからの計数終了信号に基づいて上記切り替え手段
により第１のフリップフロップのＱ端子からCLK端子と
の間の帰還ループとして第１の遅延手段に切り替えたと
きｍ分周し、上記可変遅延手段に切り替えたときに該可
変遅延手段の設定値により、第２のフリップフロップの
CLK入力端子に入力したクロック信号をｍ〜2m−１分周
した第１のフリップフロップのＱ出力をプリセットカウ
ンタで計数して、上記切り替え手段が可変遅延手段を選
択した場合に分周出力を該切り替え手段の出力として得
るようになした可変分周回路であって、該可変遅延手段
は上記レジスタに保持された分周値に対応した確定選択
値によって遅延時間が制御され、分周クロックの１周期
間だけ上記可変の遅延素子の遅延時間を一定に保つこと
を特徴とする可変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202565A JPH07101844B2 (ja) | 1990-08-01 | 1990-08-01 | 可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202565A JPH07101844B2 (ja) | 1990-08-01 | 1990-08-01 | 可変分周回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243854A Division JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372719A JPH0372719A (ja) | 1991-03-27 |
| JPH07101844B2 true JPH07101844B2 (ja) | 1995-11-01 |
Family
ID=16459602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202565A Expired - Lifetime JPH07101844B2 (ja) | 1990-08-01 | 1990-08-01 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101844B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970704369A (ko) * | 1994-07-19 | 1997-09-06 | 저스틴 원카 | 가변가능한 용량의 여행가방(suitcase with variable capacity) |
| CN116781065B (zh) * | 2023-08-23 | 2023-12-12 | 芯潮流(珠海)科技有限公司 | 高速异步双模预分频器及其控制方法、电子设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136422A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | プリスケラ |
-
1990
- 1990-08-01 JP JP2202565A patent/JPH07101844B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136422A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | プリスケラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0372719A (ja) | 1991-03-27 |
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