JPH09219624A - Ｄｄｓ方式波形発生装置 - Google Patents

Abstract

(57)【要約】 【課題】従来型のパルス発生器の機能を有し、パルス周
期、パルス幅等の安定性・確度を格段に向上するととも
に、波形パラメータの設定も容易に行えるＤＤＳ方式波
形発生装置を提供する。 【課題を解決するための構成】アドレス対応で予め定め
た波形データが記憶されている波形データメモリと、ア
ドレスデータを生成するアドレスデータ生成手段と、ア
ドレスデータ生成手段の出力を受けとり、出力パルス幅
の設定手段を有するパルス生成手段と、波形データメモ
リ出力とパルス生成手段出力とを択一的に選択する切換
手段と、アドレスデータ生成手段に対してアドレスデー
タ生成動作を開始するトリガ信号を所定時間遅延するト
リガ遅延手段とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＤＳ方式波形発
生装置に関し、特に、波形発生機能とパルス発生機能の
両機能を具備するＤＤＳ方式波形発生装置に関する。

【０００２】

【従来の技術】図４にはＤＤＳ（Direct Digital Synth
esis）技術を用いた従来型のＤＤＳ方式波形発生装置の
ブロック構成図の一例が示されている。加算器１の一方
の入力端子には出力波形の周波数を決定する周波数設定
データＮが周波数設定レジスタ２から供給され、加算器
１の出力がラッチ回路４に入力されている。ラッチ回路
４の出力は、加算器１の他方の入力に入力されるととも
に、アドレス対応で離散的波形データ（例えば、正弦波
データ）が記憶されている波形メモリ５にアドレスデー
タとして供給されている。

【０００３】最初、ラッチ回路４の出力がゼロであれ
ば、加算器１の出力にはＮが現れる。ラッチ回路４は、
クロック源３から供給されるクロックに同期してＮを波
形メモリ５に対するアドレスデータとして出力する。次
に、ラッチ回路４の出力Ｎは、加算器１の他方の入力端
子に供給されるため、加算器１は２Ｎを出力し、従っ
て、ラッチ回路４は次のクロックに同期して２Ｎを出力
する。以後、同様な動作により、ラッチ回路４からは、
クロックに同期して３Ｎ、４Ｎ、５Ｎ、・・・のアドレ
スデータが出力される。

【０００４】ラッチ回路４からの出力データが波形メモ
リ５にアドレスデータとして供給されると、波形メモリ
５からは０、Ｎ、２Ｎ、・・・と順次指定されるアドレ
スに対応する波形データが読み出されて次段のＤＡ（デ
ジタル・アナログ）変換器６に供給される。ＤＡ変換器
６でアナログ信号に変換された信号は、ＬＰＦ（ローパ
スフィルタ）７により高調波成分が除去され、歪の少な
いアナログ信号として波形切換スイッチ８を介して出力
される。

【０００５】図４に示すＤＤＳ方式波形発生装置におい
て、パルス波形を出力する場合には、パルス波の波形デ
ータを波形メモリ５に記憶するのが通常であるが、そう
すると波形のデューティ比をいろいろな値に変化させた
い場合、波形メモリ５の内容をその都度書換える必要が
生じ、メモリの書き換えに時間がかかるという問題があ
る。そのため、パルス波出力の場合は、デジタルコンパ
レータ９を設け、図に示すように、ラッチ回路４の出力
をデジタルコンパレータ９の一方の入力Ａに加え、コン
パレータ９の他方の入力Ｂにはデューティ比設定データ
を入力する。こうすることにより、コンパレータ９の出
力にはデューティ比設定データの値に応じたパルス波が
得られる。また、コンパレータ９の出力は波形切換スイ
ッチ８のｂ側に供給されており、波形切換スイッチ８を
ｂ側に切り換えることにより波形出力としてパルス波が
得られる。

【０００６】コンパレータ９に設定されるデューティ比
データ（設定基準値）による出力パルスデューティ比の
変化例が図５に示されている。このようにデューティ比
の設定基準値ａ、ｂ、ｃに応じてデューティが変化した
パルス波出力が得られる。

【０００７】尚、上述説明では、パルス波形のデューテ
ィ比を可変する手段としてコンパレータを用いている
が、他の手段、例えば加算器を用い、ラッチ回路４の出
力を該加算器の一方の入力に加え、他方の入力にはデュ
ーティ比設定データを入力してもよい。こうすることに
より、加算器のオーバーフロー出力からデューティ比設
定データの値に応じたパルス波を得ることができる。

【０００８】

【発明が解決しようとする課題】前述したようにＤＤＳ
方式波形発生装置は、波形メモリの内容を変更すること
により多様な波形を出力できるので広く用いられてい
る。しかしながら、パルス発生機能という点に注目する
と、その性能は専用のパルス発生器に比べて貧弱であ
る。従来はＤＤＳ方式波形発生装置とパルス発生器は別
のカテゴリに属する製品であった。このため２種類の製
品を用意しなくてはならずユーザに負担をかけていた。
そこで満足な機能を備えたＤＤＳ方式波形発生装置とパ
ルス発生器との兼用器を提供する。

【０００９】又、従来のＤＤＳ方式波形発生装置にはト
リガ遅延機能がなく、又、周期Ｔ、パルス幅Ｗでの設定
ができないため、パルス発生器として使用すると不便で
あった。一方、パルス発生器では各種の波形は出せなか
った。ここで、上述したようなＤＤＳ方式波形発生装置
により一般的なパルス波形を発生する場合を考えてみる
と、パルス波形を設定するには周波数とデューティ比と
いう２つのツマミ（即ち２つのパラメータ）を設定する
必要がある。ところが、「パルス発生器」というカテゴ
リに属する一般的なパルス発生器では、その波形の時間
パラメータとしては周期（Ｔ）、パルス幅（Ｗ）が用い
られており、パルス発生器を使い馴れた人にとっては従
来からの周期、パルス幅で設定したいという要求があ
る。

【００１０】ところが、ＤＤＳ方式波形発生装置を使う
限りは、前述したように周期（Ｔ）及びパルス幅（Ｗ）
というパラメータではなく、周波数（ｆ）とデューティ
比（Ｄ）というパラメータで設定せざるを得ない。この
ため、従来は、設定ごとに変換式 ｆ＝１／Ｔ Ｄ＝（Ｗ／Ｔ）×１００(％) を用いてｆ、Ｄの各値を算出し、それからこれらの値を
ＤＤＳ方式波形発生装置に設定しており、たいへん煩わ
しいという問題があった。

【００１１】本発明の目的は、以上のような点に鑑み、
従来型のパルス発生器の機能を有し、パルス周期、パル
ス幅等の安定性・確度を格段に向上するとともに、波形
パラメータの設定も容易に行えるＤＤＳ方式波形発生装
置を提供することにある。

【００１２】

【課題を解決するための手段】かかる課題を解決するた
め、本発明の一実施形態によるＤＤＳ方式波形発生装置
は、アドレス対応で予め定めた波形データが記憶されて
いる波形データメモリと、前記アドレスデータを生成す
るアドレスデータ生成手段と、前記アドレスデータ生成
手段の出力を受けとり、出力パルス幅の設定手段を有す
るパルス生成手段と、前記波形データメモリ出力と前記
パルス生成手段出力とを択一的に選択する切換手段と、
前記アドレスデータ生成手段に対して前記アドレスデー
タ生成動作を開始するトリガ信号を所定時間遅延するト
リガ遅延手段とを備えて構成されている。

【００１３】ここで、前記パルス生成手段はコンパレー
タ又は加算器を用いて構成される。また、前記波形デー
タメモリにはパルス波形データが記憶されており、前記
波形データメモリ又は前記パルス生成手段のパルスの周
期（Ｔ）からその逆数である周波数を算出し、前記パル
スのパルス幅（Ｗ）からデューティ比Ｄを（Ｗ／Ｔ）×
１００で算出し、算出された周波数及びデューティ比を
もつパルスを発生するように構成され、前記パルスの周
期、パルス幅は表示することもできる。

【００１４】

【実施の形態例】図１は本発明の一実施形態例によるＤ
ＤＳ方式波形発生装置の構成図である。本実施形態例
は、図４の従来のＤＤＳ方式波形発生装置に対して、１
点鎖線で囲まれた追加回路を付加して構成される。図１
において、図４と同一符号が付されている構成部は同様
な機能を有する構成部を示すので、重複説明は行わな
い。

【００１５】図１において、遅延手段１０は、カウンタ
で構成され、入力トリガ信号を供給されたクロック単位
で遅延させるもので、遅延量データの設定入力を有す
る。この遅延手段１０の出力は、トリガ発振用のフリッ
プフロップ１１のセット入力（Ｓ）に接続される。フリ
ップフロップ１１の出力は、加算器１のクリア端子及び
後述のダブルパルス用カウンタ１３のクリア端子（ＣＬ
Ｒ）に接続されている。また、フリップフロップ１１の
リセット入力（Ｒ）は、トリガ発振の波数（１波または
２波）を選択する波数切換スイッチ１２の出力に接続さ
れている。この波数切換スイッチ１２のＳＩＮＧＬＥ側
端子にはラッチ４の出力のＭＳＢデータが接続され、Ｄ
ＯＵＢＬＥ側の端子にはダブルパルス用カウンタ１３の
出力が接続されている。

【００１６】この他、周波数設定データ２、コンパレー
タ９のパルス幅設定、遅延量設定などは、ＣＰＵ、記憶
手段、Ｉ／Ｏ等から成る制御・演算回路（図示せず）に
より設定される。

【００１７】以上のような構成を有し、パルス発生器的
操作性を有する本発明のＤＤＳ方式波形発生装置につい
て、以下、トリガ発振、ダブルパルス発振、トリガ遅延
の動作について説明する。

【００１８】先ず、トリガ発振動作について説明する。
図２はトリガ発振時の各部の波形タイミングを示す波形
図である。フリップフロップ１１は、トリガ信号が供給
されるまでリセットされており、その出力は加算器１の
クリア（ＣＬＲ）端子に供給されている。従って、フリ
ップフロップ１１がリセット状態では加算器１はクリア
状態のままであり、従ってラッチ４の出力値もゼロにな
っている。

【００１９】今、トリガ信号が供給されると、遅延手段
１０による遅延量がゼロであるとすると、フリップフロ
ップ１１がセットされ、加算器１のクリア状態が解除さ
れ、クロックに同期して加算器１の出力が増加するた
め、ラッチ４の出力値は増加を始める。やがて加算器１
がフルスケール（ＦＳ）に達すると、オーバーフローを
生じ、加算器１の出力値、すなわちラッチ４の出力値は
急減する。この時、ラッチ４の出力のＭＳＢ信号は、図
のように、ハイレベル→ローレベルに遷移する。このよ
うに、ラッチ４の出力値が急減したとき、ラッチ４の出
力のＭＳＢの立ち下がりによりフリップフロップ１１が
リセットされる。この状態は次にトリガが到来するまで
保持される。こうして、トリガの到来に同期して１波発
振が行なわれる。

【００２０】尚、図１の波形切換スイッチ８をｂ側に切
り換えると、トリガの到来に同期してパルス波形を出力
できる。この場合、コンパレータ９にパルス幅データを
与えることにより出力パルス波のデューティ比を変えら
れる。

【００２１】次に、ダブルパルス発振動作について説明
する。図３は、トリガ信号によりダブルパルス（２波）
を発振させる場合の波形タイミング図を示す。このダブ
ルパルス発振動作は、波数切換スイッチ１２をＤＯＵＢ
ＬＥ側に設定し、ダブルパルス用カウンタ１３でラッチ
４の出力のＭＳＢ信号を２回カウントすることにより実
現される。

【００２２】ダブルパルス用カウンタ１３は、クリアが
解除（ＣＬＲ端子がハイレベル）されるとカウント動作
が可能となり、ＩＮ入力の立ち下がりエッジでカウント
動作が行われ、規定のカウント数である２カウントを終
了すると出力ＯＵＴにカウント終了パルスを発生する。

【００２３】フリップフロップ１１は、トリガ信号が与
えられるまでリセットされている。このフリップフロッ
プ１１の出力は、加算器１のクリア端子及びダブルパル
ス用カウンタ１３のクリア端子（ＣＬＲ）に供給されて
いる。フリップフロップ１１がリセット状態では、加算
器１にクリアがかかりラッチ４の出力値はゼロになって
いる。

【００２４】ここで、トリガ信号が与えられると（前述
と同様、遅延手段による遅延量がゼロであるとする）、
フリップフロップ１１がセットされ、その結果、ダブル
パルス用カウンタ１３及び加算器１のクリアが解除さ
れ、加算器１の出力、即ちラッチ４の出力は増加しはじ
める。加算器１がフルスケールを超えると、加算器１の
出力、即ちラッチ４の出力は急減する。ラッチ４の出力
のＭＳＢは、急減したときにハイレベルからローレベル
に変化し、ダブルパルス用カウンタ１３の出力ＯＵＴは
ハイレベルとなる。

【００２５】加算器１は、クリアが解除された状態であ
るため、その出力は再び増加し、ラッチ出力が増加→急
減し、ダブルパルス用カウンタ１３は再びカウントを行
い、その出力ＯＵＴは再びローレベルとなる。ダブルパ
ルス用カウンタ１３の出力がローレベルに変化したこと
により、フリップフロップ１１はリセットされる。これ
により、加算器１の出力、即ちラッチ４の出力はゼロに
なる。また、ダブルパルス用カウンタ１３にもクリアが
かかる。この状態は、次にトリガが到来するまで保持さ
れる。このように、トリガの到来に同期してダブルパル
スを発生する。

【００２６】尚、図１の波形切換スイッチ８をｂ側に切
り換えると、トリガの到来に同期してダブルパルス波形
を出力できる。この場合、コンパレータにパルス幅デー
タを与えることにより出力パルス波（ダブルパルス）の
デューティ比を変えられる。

【００２７】続いて、トリガ遅延動作について説明す
る。トリガ遅延は、図１に示すように、トリガ信号を遅
延手段を用いて設定データにより入力した時間だけ遅延
することにより実現され、トリガが入力されてから所定
の遅延時間を経た後、パルス発生動作が開始される。遅
延手段としてはクロックを計数するカウンタを用いるこ
とができる。このように遅延手段により、トリガ信号が
到来してから実際に発振を開始するまでの時間（遅延時
間）を可変できる。

【００２８】次に、上述パルス発生器機能を有するＤＤ
Ｓ方式波形発生装置を使ってパルス波形を発生する場合
に必要となるパラメータの変換操作について説明する。

【００２９】パルス発生器における出力パルス波形を規
定する時間的パラメータの１つに「パルス周期」があ
る。ところが、前述のように、従来方式のＤＤＳ方式波
形発生装置ではこの時間の次元を持つ「パルス周期」は
直接的には設定できず、設定できるものは図１に示す周
波数設定データ、即ち「周波数」である。このためパル
ス波形のパルス周期Ｔを設定する場合には、この逆数で
ある周波数ｆを計算で求め、このｆを図１の周波数設定
データに設定する必要がある。 ｆ＝１／Ｔ 本発明の実施形態によるＤＤＳ方式波形発生装置は、Ｄ
ＤＳをベースにした波形発生器であるにもかかわらず、
従来のパルス発生器と同じ操作で、違和感なく、パルス
周期Ｔを設定できる。上記の計算は本装置に内蔵したマ
イクロプロセッサによる制御演算手段（図示せず）によ
り容易に実行できる。

【００３０】図４の従来例でも示されているように、Ｄ
ＤＳ方式波形発生装置でもパルス波形を出力できるが、
その波形は周波数及びデューティ比で設定するようにな
っている。一方、パルス発生器の分野で同じ波形を出力
しようとする場合、対応するパラメータは周期及びパル
ス幅である。周期は上述のように設定できる。また、デ
ューティ比については、所与のパルス幅Ｗ及び周期Ｔか
ら次の式を用いて算出できる。 Ｄ＝（Ｗ／Ｔ）×１００（％） 従って、パルス幅Ｗを出力するには、このデューティ比
Ｄの値をＤＤＳ方式波形発生装置のデューティ比設定デ
ータに入力すればよい。尚、上記の計算は本装置に内蔵
したマイクロプロセッサによる制御演算手段（図示せ
ず）により容易に実行できる。

【００３１】トリガ遅延での設定パラメータは、トリガ
信号から発振開始までの時間、即ち遅延時間ＴＤであ
る。遅延手段はカウンタで構成され、トリガ信号をクロ
ック単位で遅延させるものであるから、遅延時間が与え
られた場合、求めるクロック数ｎは、クロック周期をＴ
Ｃとすると次の式で算出できる。 ｎ＝ＴＤ／ＴＣ 従って、上記カウンタにこの値をセットすれば、トリガ
信号の到来とともにカウントが開始され、この所定クロ
ック数ｎをカウントした後（即ち予め定めたディレイ時
間後）にカウント終了パルスが発生し、これが遅延され
たトリガ信号としてフリップフロップ１１に加わり、所
定時間の遅延されたパルス波形が発生する。尚、上記の
計算も本装置に内蔵したマイクロプロセッサによる制御
演算手段（図示せず）により容易に実行できる。

【００３２】以上の実施形態例のＤＤＳ方式波形発生装
置におけるデューティはコンパレータにより可変できる
が、この他の例として、ラッチ出力に対応して読み出さ
れた波形メモリからの出力をＤＡ変換してアナログ正弦
波を得、これをローパスフィルタを通してアナログコン
パレータに加える。アナログコンパレータの他方の入力
には、デューティ設定直流電圧を加え、この直流電圧を
可変することにより、アナログコンパレータ出力に所定
のデューティを持ったパルスを得ることができる。この
方式は、ローパスフィルタによりＤＡ変換出力のクロッ
ク成分が減衰するため、出力パルスのジッタが少なくな
るという特徴を持っている。

【００３３】又、デューティ可変の他の例として、周期
さえ正確であれば、パルス幅はあまり正確でなくてもよ
いという場合、パルス幅の発生に通常のアナログ方式で
使用されている単安定マルチバイブレータを用いること
もできる。

【００３４】更に、図１の遅延手段の他の例として、遅
延素子として論理ゲート固有の遅延量を使用することも
できる。即ち、論理素子を直列に接続し、各段からタッ
プを出し、これを切換えれば遅延量をステップ状に変化
させることもできる。

【００３５】

【発明の効果】以上説明したように、本発明は、ＤＤＳ
方式波形発生装置に追加回路を設けてパルス発生器の機
能をも併せ持つように構成しているので、即ちＤＤＳを
ベースにパルス発生器を構成したため、従来のアナログ
タイプのパルス発生器に比べてその出力パルスの時間的
パラメータであるパルス周期、パルス幅等の安定性・確
度が格段に向上する。また、ＤＤＳ方式波形発生装置を
ベースにしているにもかかわらず、従来のパルス発生器
で使用されている波形パラメータ（周期、パルス幅、デ
ィレイ時間等）で設定できるため、パルス波形出力の設
定が違和感なく行える。また、従来型のＤＤＳ方式波形
発生装置とパルス発生器の２種類の機能を有しているた
め、それぞれの機能を別々に用意する必要がなくなり、
ユーザにとって利便性が増した。

【図面の簡単な説明】

【図１】本発明の一実施形態例によるＤＤＳ方式波形発
生装置の構成を示すブロック図である。

【図２】図１に示すＤＤＳ方式波形発生装置のトリガ発
振動作の波形タイミング図である。

【図３】ダブルパルス発振動作の波形タイミング図であ
る。

【図４】従来のＤＤＳ方式波形発生装置のブロック図で
ある。

【図５】図４に示す従来のＤＤＳ方式波形発生装置のデ
ューティ可変動作のタイミング図である。

【符号の説明】

１ 加算器 ２ 周波数設定レジスタ ３ クロック ４ ラッチ ５ 波形メモリ ６ ＤＡ変換器 ７ ＬＰＦ（ローパスフィルタ） ８，１２ 波形切換スイッチ ９ コンパレータ １０ 遅延手段 １１ フリップフロップ １３ ダブルパルス用カウンタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】アドレス対応で予め定めた波形データが記
   憶されている波形データメモリと、 前記アドレスデータを生成するアドレスデータ生成手段
   と、 前記アドレスデータ生成手段の出力を受けとり、出力パ
   ルス幅の設定手段を有するパルス生成手段と、 前記波形データメモリ出力と前記パルス生成手段出力と
   を択一的に選択する切換手段と、 前記アドレスデータ生成手段に対して前記アドレスデー
   タ生成動作を開始するトリガ信号を所定時間遅延するト
   リガ遅延手段と、を備えて構成されることを特徴とする
   ＤＤＳ方式波形発生装置。
2. 【請求項２】前記パルス生成手段は、コンパレータ又は
   加算器を用いて構成することを特徴とする請求項１に記
   載のＤＤＳ方式波形発生装置。
3. 【請求項３】前記波形データメモリにはパルス波形デー
   タが記憶されており、前記波形データメモリ又は前記パ
   ルス生成手段のパルスの周期（Ｔ）からその逆数である
   周波数を算出し、前記パルスのパルス幅（Ｗ）からデュ
   ーティ比Ｄを（Ｗ／Ｔ）×１００で算出し、算出された
   周波数及びデューティ比をもつパルスを発生することを
   特徴とする請求項１に記載のＤＤＳ方式波形発生装置。
4. 【請求項４】前記パルスの周期、パルス幅を表示するこ
   とを特徴とする請求項１に記載のＤＤＳ方式波形発生装
   置。