CN103701462A - 基于fpga的高精度相位自校正的信号发生器 - Google Patents
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Abstract
本发明公开了一种基于FPGA的高精度相位自校正的信号发生器，至少包括晶振电路、FPGA芯片、D／A转换器、低通滤波器和A／D转换器；FPGA芯片至少包括相位累加器、相位加法器、波形查找表、数据输出控制模块、数据接收控制模块、相位差检测模块、锁相环倍频模块、A／D转换控制模块；本发明构建具有闭环反馈调节的信号发生器，使用高速A／D转换器对输出波形信号进行模数转换，A／D转换结果直接输入FPGA模块中，由相位差检测模块完成鉴相处理后得出输出波形信号相位误差，相位加法器根据相位误差完成对输出波形信号相位自校正，从而获得高精度相位的波形信号。本发明充分考虑设计的简便性及精度和成本等问题，电路简单灵活，易于扩展，具有实用价值。
Description
技术领域
本发明涉及一种基于直接数字频率合成(Direct Digital Frequency Synthesis简称DDS或DDFS)技术的信号发生器，特别是涉及一种基于FPGA的高精度相位自校正的信号发生器。
背景技术
波形信号发生器是信号源的一种，其作为激励源，被广泛应用于科学研究和工程设计中。现有技术中基于FPGA的DDS信号发生器主要由相位累加器、地址累加器、波形查找表、D／A转换器、低通滤波器等组成。由于软件上和硬件上会对生成的波形信号造成的相位上的误差；为减小相位误差，目前，一般使用外围设备对低通滤波器输出波形信号进行分段采样，由相关的计算公式计算出实际波形信号相位，再将实际波形信号相位与理论设置波形信号相位作比较，得到相位误差并将相位误差反馈到FPGA中完成相位误差调节。但外围设备的复杂性使得信号发生器设计成本大大成增加；以及设计的工作量增大，外围电路的反馈延时及其自身所造成的误差使得设计变得复杂、不易操作。
发明内容
为克服现有技术的不足，本发明提供一种基于FPGA的高精度相位自校正的信号发生器，在FPGA中构建相位差检测模块完成对波形信号鉴相及相位误差自跟踪校正，以获得具有高精度相位的信号发生器。
本发明的技术方案概述如下：
基于FPGA的高精度相位自校正的信号发生器，至少包括晶振电路1、FPGA芯片2、D／A转换器3、低通滤波器4和A／D转换器5，其特征在于：所述FPGA芯片2至少包括相位累加器21、相位加法器22、波形查找表23、数据输出控制模块24、数据接收控制模块25、相位差检测模块26、锁相环倍频模块27、A／D转换控制模块28；所述晶振电路1输出的时钟信号fclk输入到FPGA芯片2；所述FPGA芯片2的输出端分别与D／A转换器3和A／D转换器5相连；所述D／A转换器3的输出端与低通滤波器4相连；所述低通滤波器4的输出端与A／D转换器5相连；所述A／D转换器5的输出端与FPGA芯片2相连；所述D／A转换器3对FPGA芯片2输出的正弦波量化值进行数字模拟转换后输出带有高频噪声的正弦波信号；所述低通滤波器4对D／A转换器3输出的带有高频噪声的正弦波信号进行滤除高频噪声操作后输出正弦波信号；所述A／D转换器5对低通滤波器4输出的正弦波信号进行模拟数字转换后，输出正弦波信号量化值反馈给FPGA芯片3进行相位补偿。
所述相位累加器21完成对频率控制字K进行线性累加，并输出累加结果到相位加法器22。
所述相位加法器22完成对相位控制字P与相位累加器21输出的累加结果的高N位进行加操作。
所述相位加法器22还根据相位差检测模块26输出的滞后超前状态信号LL，完成对相位差检测模块26输出的相位差信号PE进行加操作或减操作，相位加法器22输出的相位信号PT传送到波形查找表23和相位差检测模块26。
所述波形查找表23存储正弦波量化值，并根据相位加法器22输出的相位信号PT输出相应的正弦波量化值。
所述数据输出控制模块24按照D／A转换器3的输入输出时序将波形查找表23输出的正弦波量化值传送到D／A转换器3。
所述数据接收控制模块25按照A／D转换器5的输出时序将A／D转换器5输出的正弦波反馈量化值WA传送到相位差检测模块26。
所述相位差检测模块26通过检测和处理相位加法器22输出的相位信号PT和数据接收控制模块25输出的正弦波反馈量化值WA，获得正弦波信号的实际相位和参考相位的相位差信号PE以及滞后超前状态信号LL。
所述相位差检测模块26输出的相位差信号PE和滞后超前状态信号LL传送到相位加法器22。
所述FPGA芯片2中的锁相环倍频模块27，对晶振电路1输出的时钟信号fclk进行倍频处理后，输出相位差检测模块26的高频采样时钟信号fs。
所述A／D转换控制模块28按照A／D转换器5的模拟数字转换时序输出A／D转换器5的控制信号，控制A／D转换器5对低通滤波器4输出的正弦波信号进行模拟数字转换，并控制A／D转换器5将A／D转换器5输出的正弦波信号量化值反馈给FPGA芯片3。
所述相位差检测模块26至少包括过零检测单元A261、相位差计算单元262、过零检测单元B263和滞后超前检测单元264；所述过零检测单元A261与相位加法器22输出的相位信号PT相连；所述过零检测单元B263与数据接收控制模块25输出的正弦波反馈量化值WA相连；所述过零检测单元A261输出的理论零点信号A分别输入到相位差计算单元262和滞后超前检测单元264；所述过零检测单元B263输出的实际零点信号B分别输入到相位差计算单元262和滞后超前检测单元264；所述相位差计算单元262根据理论零点信号A和实际零点信号B利用“相位——时间差”转换技术计算得到相位差信号PE；所述滞后超前检测单元264根据理论零点信号A和实际零点信号B的相位关系获得滞后超前状态信号LL；所述相位差计算单元262输出的相位差信号PE和滞后超前检测单元264输出的滞后超前状态信号LL反馈到相位加法器22；所述相位加法器22根据相位差计算单元262输出的相位差信号PE和滞后超前检测单元264输出的滞后超前状态信号LL对相位加法器22输出的相位信号PT进行补偿，从而实现正弦波信号相位的自动校正功能。
本发明的特点和有益效果在于：
本发明构建具有闭环反馈调节的信号发生器，使用高速A／D转换模块对输出波形信号模拟数字转换，A／D转换结果直接输入FPGA模块中，由相位差检测模块26完成鉴相处理后得出输出波形信号相位误差，相位加法器22根据相位误差完成对输出波形信号相位误差自校正，从而获得具有高精度相位的波形信号。本发明基于FPGA设计，充分考虑设计的简便、精度、成本等问题，电路简单灵活，易于扩展，具有实用价值。
附图说明
图1是本发明技术方案和实施例中的主要功能模块框图；
图2是本发明技术方案和实施例中的相位差检测模块框图。
图3是本发明实施例中实际波形滞后理论波形时的理论零点信号A和实际零点信号B的相位关系图
图4是本发明实施例中实际波形超前理论波形时的理论零点信号A和实际零点信号B的相位关系图
具体实施方式
以下结合本发明实施例附图，对本发明的具体实施方式进行清楚、完整地描述。
图1为本发明实施例中主要功能模块结构框图，基于FPGA的高精度相位自校正的信号发生器，至少包括晶振电路1、FPGA芯片2、D／A转换器3、低通滤波器4和A／D转换器5。FPGA芯片2至少包括相位累加器21、相位加法器22、波形查找表23、数据输出控制模块24、数据接收控制模块25、相位差检测模块26、锁相环倍频模块27、A／D转换控制模块28；晶振电路1输出的时钟信号fclk输入到FPGA芯片2；FPGA芯片2的输出端分别与D／A转换器3和A／D转换器5相连；D／A转换器3的输出端与低通滤波器4相连；低通滤波器4的输出端与A／D转换器5相连；A／D转换器5的输出端与FPGA芯片2相连；D／A转换器3对FPGA芯片2输出的正弦波量化值进行数字模拟转换后输出带有高频噪声的正弦波信号；低通滤波器4对D／A转换器3输出的带有高频噪声的正弦波信号进行滤除高频噪声操作后输出正弦波信号；A／D转换器5对低通滤波器4输出的正弦波信号进行模拟数字转换后，输出正弦波信号量化值反馈给FPGA芯片3进行相位补偿。
在本实施例中，FPGA芯片2中的相位累加器21、相位加法器22、数据输出控制模块24、数据接收控制模块25、相位差检测模块26、和A／D转换控制模块28采用Verilog HDL语言编程实现，使本发明设计简便灵活，易于扩展。
图2是本发明技术方案和实施例中的相位差检测模块框图，相位差检测模块26至少包括过零检测单元A261、相位差计算单元262、过零检测单元B263和滞后超前检测单元264；过零检测单元A261与相位加法器22输出的相位信号PT相连；过零检测单元B263与数据接收控制模块25输出的正弦波反馈量化值WA相连；过零检测单元A261输出的理论零点信号A分别输入到相位差计算单元262和滞后超前检测单元264；过零检测单元B263输出的实际零点信号B分别输入到相位差计算单元262和滞后超前检测单元264；相位差计算单元262根据理论零点信号A和实际零点信号B利用“相位——时间差”转换技术计算得到相位差信号PE；滞后超前检测单元264根据理论零点信号A和实际零点信号B的相位关系获得滞后超前状态信号LL；相位差计算单元262输出的相位差信号PE和滞后超前检测单元264输出的滞后超前状态信号LL反馈到相位加法器22；相位加法器22根据相位差计算单元262输出的相位差信号PE和滞后超前检测单元264输出的滞后超前状态信号LL对相位加法器22输出的相位信号PT进行补偿，从而实现正弦波信号相位的自动校正功能。
图3是本发明实施例中实际波形滞后理论波形时的理论零点信号A和实际零点信号B的相位关系图，图3中实际零点信号B滞后理论零点信号A，从而反映出实际波形滞后理论波形，滞后超前检测单元264根据理论零点信号A和实际零点信号B的相位关系获得滞后超前状态信号LL。而且，实际零点信号B和理论零点信号A的相位差等于实际波形和理论波形的相位差。图3中实际零点信号B的周期为T，实际零点信号B的下降沿滞后理论零点信号A的下降沿的时间为t1，实际零点信号B的上升沿滞后理论零点信号A的上升沿的时间为t2。相位差计算单元262通过计算周期T、时间t1和时间t2并且经过转换即可获得相位差信号PE。
图4是本发明实施例中实际波形超前理论波形时的理论零点信号A和实际零点信号B的相位关系图，图4中实际零点信号B超前理论零点信号A，从而反映出实际波形超前理论波形，滞后超前检测单元264根据理论零点信号A和实际零点信号B的相位关系获得滞后超前状态信号LL。而且，实际零点信号B和理论零点信号A的相位差等于实际波形和理论波形的相位差。图4中实际零点信号B的周期为T，实际零点信号B的上升沿超前理论零点信号A的上升沿的时间为t1，实际零点信号B的下降沿超前理论零点信号A的下降沿的时间为t2。相位差计算单元262通过计算周期T、时间t1和时间t2并且经过转换即可获得相位差信号PE。
在此说明书中，应当指出，本发明实施例中提供的是单通道的正弦波信号发生器，仅是本发明的一个具体例子，显然，本发明的技术方案不限于单通道的正弦波信号发生器，实际上，本发明的技术方案可扩展到2个或以上通道的正弦波信号发生器。并且还可以做出各种修改、变换和变形。因此，说明书和附图应被认为是说明性的而非限制性的。凡是依据本发明的技术实质对以上实施例所作的任何简单修改和等同变化与修饰，均应认为属于本发明的保护范围。
Claims (9)
1.基于FPGA的高精度相位自校正的信号发生器，至少包括晶振电路(1)、FPGA芯片(2)、D／A转换器(3)、低通滤波器(4)和A／D转换器(5)，其特征在于：所述FPGA芯片(2)至少包括相位累加器(21)、相位加法器(22)、波形查找表(23)、数据输出控制模块(24)、数据接收控制模块(25)、相位差检测模块(26)、锁相环倍频模块(27)、A／D转换控制模块(28)；所述晶振电路(1)输出的时钟信号fclk输入到FPGA芯片(2)；所述FPGA芯片(2)的输出端分别与D／A转换器(3)和A／D转换器(5)相连；所述D／A转换器(3)的输出端与低通滤波器(4)相连；所述低通滤波器(4)的输出端与A／D转换器(5)相连；所述A／D转换器(5)的输出端与FPGA芯片(2)相连；所述D／A转换器(3)对FPGA芯片(2)输出的正弦波量化值进行数字模拟转换后输出带有高频噪声的正弦波信号；所述低通滤波器(4)对D／A转换器(3)输出的带有高频噪声的正弦波信号进行滤除高频噪声操作后输出正弦波信号；所述A／D转换器(5)对低通滤波器(4)输出的正弦波信号进行模拟数字转换后，输出正弦波信号量化值反馈给FPGA芯片(3)进行相位补偿。
2.根据权利要求1所述的基于FPGA的高精度相位自校正的信号发生器，其特征在于：所述相位累加器(21)完成对频率控制字K进行线性累加，并输出累加结果到相位加法器(22)。
3.根据权利要求1所述的基于FPGA的高精度相位自校正的信号发生器，其特征在于：所述相位加法器(22)完成对相位控制字P与相位累加器(21)输出的累加结果的高N位进行加操作；所述相位加法器(22)还根据相位差检测模块(26)输出的滞后超前状态信号LL，完成对相位差检测模块(26)输出的相位差信号PE进行加操作或减操作，相位加法器(22)输出的相位信号PT传送到波形查找表(23)和相位差检测模块(26)。
4.根据权利要求1所述的基于FPGA的高精度相位自校正的信号发生器，其特征在于：所述波形查找表(23)存储正弦波量化值，并根据相位加法器(22)输出的相位信号PT输出相应的正弦波量化值。
5.根据权利要求1所述的基于FPGA的高精度相位自校正的信号发生器，其特征在于：所述数据输出控制模块(24)按照D／A转换器(3)的输入输出时序将波形查找表(23)输出的正弦波量化值传送到D／A转换器(3)。
6.根据权利要求1所述的基于FPGA的高精度相位自校正的信号发生器，其特征在于：所述数据接收控制模块(25)按照A／D转换器(5)的输出时序将A／D转换器(5)输出的正弦波反馈量化值WA传送到相位差检测模块(26)。
7.根据权利要求1所述的基于FPGA的高精度相位自校正的信号发生器，其特征在于：所述相位差检测模块(26)通过检测和处理相位加法器(22)输出的相位信号PT和数据接收控制模块(25)输出的正弦波反馈量化值WA，获得正弦波信号的实际相位和参考相位的相位差信号PE以及滞后超前状态信号LL；所述相位差检测模块(26)输出的相位差信号PE和滞后超前状态信号LL传送到相位加法器(22)。
8.根据权利要求1所述的基于FPGA的高精度相位自校正的信号发生器，其特征在于：所述FPGA芯片(2)中的锁相环倍频模块(27)，对晶振电路(1)输出的时钟信号fclk进行倍频处理后，输出相位差检测模块(26)的高频采样时钟信号fs。
9.根据权利要求1所述的基于FPGA的高精度相位自校正的信号发生器，其特征在于：所述相位差检测模块(26)至少包括过零检测单元A(261)、相位差计算单元(262)、过零检测单元B(263)和滞后超前检测单元(264)；所述过零检测单元A(261)与相位加法器(22)输出的相位信号PT相连；所述过零检测单元B(263)与数据接收控制模块(25)输出的正弦波反馈量化值WA相连；所述过零检测单元A(261)输出的理论零点信号A分别输入到相位差计算单元(262)和滞后超前检测单元(264)所述过零检测单元B(263)输出的实际零点信号B分别输入到相位差计算单元(262)和滞后超前检测单元(264)；所述相位差计算单元(262)根据理论零点信号A和实际零点信号B利用“相位——时间差”转换技术计算得到相位差信号PE；所述滞后超前检测单元(264)根据理论零点信号A和实际零点信号B的相位关系获得滞后超前状态信号LL；所述相位差计算单元(262)输出的相位差信号PE和滞后超前检测单元(264)输出的滞后超前状态信号LL反馈到相位加法器(22)；所述相位加法器(22)根据相位差计算单元(262)输出的相位差信号PE和滞后超前检测单元(264)输出的滞后超前状态信号LL对相位加法器(22)输出的相位信号PT进行补偿，从而实现正弦波信号相位的自动校正功能。
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