JPH0625061Y2 - 時間発生回路 - Google Patents
時間発生回路Info
- Publication number
- JPH0625061Y2 JPH0625061Y2 JP6641388U JP6641388U JPH0625061Y2 JP H0625061 Y2 JPH0625061 Y2 JP H0625061Y2 JP 6641388 U JP6641388 U JP 6641388U JP 6641388 U JP6641388 U JP 6641388U JP H0625061 Y2 JPH0625061 Y2 JP H0625061Y2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- flop
- flip
- output
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案はカウンタを用いて設定された時間を発生する
時間発生回路に関する。
時間発生回路に関する。
「従来の技術」 従来の時間発生回路は起動信号がクロックと同期化さ
れ、そのクロックに同期した起動信号でフリップフロッ
プがセットされ、その後、カウンタが設定値だけクロッ
クを計数するとカウンタの出力によりフリップフロップ
をリセットしていた。
れ、そのクロックに同期した起動信号でフリップフロッ
プがセットされ、その後、カウンタが設定値だけクロッ
クを計数するとカウンタの出力によりフリップフロップ
をリセットしていた。
その最小設定単位時間を２分の１にするにはクロックの
速度を２倍にして、かつその速度のクロックで動作可能
なカウンタを用いる必要があった。また時間分解能を２
倍にするにはカウンタのビット数を１ビット増やす必要
があった。
速度を２倍にして、かつその速度のクロックで動作可能
なカウンタを用いる必要があった。また時間分解能を２
倍にするにはカウンタのビット数を１ビット増やす必要
があった。
「課題を解決するための手段」 この考案によればクロックの正相出力と逆相出力とを選
択するセレクタが設けられ、そのセレクタで選択された
クロックがカウンタで計数される。
択するセレクタが設けられ、そのセレクタで選択された
クロックがカウンタで計数される。
「実施例」 第１図はこの考案の実施例を示す。入力端子１１からの
起動信号は同期回路１２で端子１３よりのクロックに同
期される。クロックに同期した起動信号によりフリップ
フロップ１４がセットされると共に論理回路１５を通じ
てフリップフロップ１６がクリアされ、更にカウンタ１
７にプリセットデータがプリセットされる。論理回路１
５の反転出力が遅延回路１８を通じてゲート１９に供給
され、ゲート１９にはプリセットデータの最下位ビット
(LSB)が与えられている。ゲート１９の出力はフリップ
フロップ１６のセット端子Ｓへ与えられる。フリップフ
ロップ１４の反転出力が遅延回路２１を通じてフリップ
フロップ１６のチップイネーブル端子ＣＥへ供給されて
いる。フリップフロップ１６のＱ出力はそのデータ端子
Ｄへ供給され、Ｑ出力はカウンタ１７のクロック端子へ
供給される。
起動信号は同期回路１２で端子１３よりのクロックに同
期される。クロックに同期した起動信号によりフリップ
フロップ１４がセットされると共に論理回路１５を通じ
てフリップフロップ１６がクリアされ、更にカウンタ１
７にプリセットデータがプリセットされる。論理回路１
５の反転出力が遅延回路１８を通じてゲート１９に供給
され、ゲート１９にはプリセットデータの最下位ビット
(LSB)が与えられている。ゲート１９の出力はフリップ
フロップ１６のセット端子Ｓへ与えられる。フリップフ
ロップ１４の反転出力が遅延回路２１を通じてフリップ
フロップ１６のチップイネーブル端子ＣＥへ供給されて
いる。フリップフロップ１６のＱ出力はそのデータ端子
Ｄへ供給され、Ｑ出力はカウンタ１７のクロック端子へ
供給される。
この考案においてはセレクタ２２が設けられ、プリセッ
トデータの最下位ビット(LSB)の更に１ビット下位のビ
ット(1/2LSB)によりセレクタ２２が制御され、これが高
レベルの時は反転（逆相）クロックCLKが選択され、1/2
LSBが低レベルの時は正相クロックCLKが選択される。セ
レクタ２２の出力がフリップフロップ１６のクロック端
子へ供給される。
トデータの最下位ビット(LSB)の更に１ビット下位のビ
ット(1/2LSB)によりセレクタ２２が制御され、これが高
レベルの時は反転（逆相）クロックCLKが選択され、1/2
LSBが低レベルの時は正相クロックCLKが選択される。セ
レクタ２２の出力がフリップフロップ１６のクロック端
子へ供給される。
クロックに同期化した起動信号が第２図Ａに示すように
低レベルから高レベルに変化すると、フリップフロップ
１４が第２図Ｄに示すようにセットされ、またフリップ
フロップ１６がクリアされ、かつカウンタ１７にプリセ
ットデータのビット２〜ｎがプリセットされる。プリセ
ットデータのLSB、つまりビット１が高レベルの場合は
第２図Ｂに示すように遅延回路１８の遅延時間Ｔ１だけ
遅れてセット信号が生じ、これによりフリップフロップ
１６がセットされる。フリップフロップ１４のＱ出力が
遅延回路２１により時間Ｔ２だけ遅延され、第２図Ｅに
示す信号としてフリップフロップ１６へ供給され、フリ
ップフロップ１６は計数動作が可能になる。この結果、
フリップフロップ１６の出力Ｑにクロックを1/2に分周
した信号（第２図Ｇ）が発生し、これがカウンタ１７で
計数される。カウンタ１７はその計数値が所定の値に達
すると第２図Ｆに示すように出力を発生し、この出力に
よりフリップフロップ１４がリセットされる。フリップ
フロップ１４のセットからリセットまでのＱ出力（第２
図Ｄ）が出力端子２３へ設定時間として出力される。
低レベルから高レベルに変化すると、フリップフロップ
１４が第２図Ｄに示すようにセットされ、またフリップ
フロップ１６がクリアされ、かつカウンタ１７にプリセ
ットデータのビット２〜ｎがプリセットされる。プリセ
ットデータのLSB、つまりビット１が高レベルの場合は
第２図Ｂに示すように遅延回路１８の遅延時間Ｔ１だけ
遅れてセット信号が生じ、これによりフリップフロップ
１６がセットされる。フリップフロップ１４のＱ出力が
遅延回路２１により時間Ｔ２だけ遅延され、第２図Ｅに
示す信号としてフリップフロップ１６へ供給され、フリ
ップフロップ１６は計数動作が可能になる。この結果、
フリップフロップ１６の出力Ｑにクロックを1/2に分周
した信号（第２図Ｇ）が発生し、これがカウンタ１７で
計数される。カウンタ１７はその計数値が所定の値に達
すると第２図Ｆに示すように出力を発生し、この出力に
よりフリップフロップ１４がリセットされる。フリップ
フロップ１４のセットからリセットまでのＱ出力（第２
図Ｄ）が出力端子２３へ設定時間として出力される。
また、プリセットデータのＬＳＢのビット１が低レベル
の場合は、フリップフロップ１６は論理回路１５の出力
でクリアされ、その後ゲート１９から第２図Ｂに示すよ
うなセット信号が生じないためセットされず、この状態
で遅延回路２１の出力としての第２図Ｅに示すイネーブ
ル信号によりフリップフロップ１６がイネーブルになる
と、次の直後のクロックでフリップフロップ１６の出力
が立上がり、その立上がりからカウンタ１７の計数が行
われる。つまりＬＳＢが高レベルの場合は、ＬＳＢが低
レベルの場合より１クロック周期遅れてカウンタ１７が
計数を開始し、ＬＳＢの１ビット分計数期間が長くな
る。
の場合は、フリップフロップ１６は論理回路１５の出力
でクリアされ、その後ゲート１９から第２図Ｂに示すよ
うなセット信号が生じないためセットされず、この状態
で遅延回路２１の出力としての第２図Ｅに示すイネーブ
ル信号によりフリップフロップ１６がイネーブルになる
と、次の直後のクロックでフリップフロップ１６の出力
が立上がり、その立上がりからカウンタ１７の計数が行
われる。つまりＬＳＢが高レベルの場合は、ＬＳＢが低
レベルの場合より１クロック周期遅れてカウンタ１７が
計数を開始し、ＬＳＢの１ビット分計数期間が長くな
る。
次に1/2LSBによるセレクタ２２の選択動作について説明
する。正相クロックCLK及びその反転（逆相）クロックC
LKが第３図に示すような状態にあるとする。第３図Ａの
起動信号により第３図Ｆ，Ｆ′に示すようにフリップフ
ロップ１４がセットされ、それより時間Ｔ１遅れた信号
（第３図Ｂ）によりフリップフロップ１６が第３図Ｄ，
Ｄ′に示すようにセットされ、時間Ｔ２遅れた信号（第
３図Ｃ）によりフリップフロップ１６がイネーブルとさ
れる、1/2LSBが高レベルの場合は反転（逆相）クロック
CLKが選択され、これがフリップフロップ１６で第３図
Ｄに示すように計数され、その出力がカウンタ１７で計
数され、従ってカウンタ１７の出力は第３図Ｅに示すよ
うになる。
する。正相クロックCLK及びその反転（逆相）クロックC
LKが第３図に示すような状態にあるとする。第３図Ａの
起動信号により第３図Ｆ，Ｆ′に示すようにフリップフ
ロップ１４がセットされ、それより時間Ｔ１遅れた信号
（第３図Ｂ）によりフリップフロップ１６が第３図Ｄ，
Ｄ′に示すようにセットされ、時間Ｔ２遅れた信号（第
３図Ｃ）によりフリップフロップ１６がイネーブルとさ
れる、1/2LSBが高レベルの場合は反転（逆相）クロック
CLKが選択され、これがフリップフロップ１６で第３図
Ｄに示すように計数され、その出力がカウンタ１７で計
数され、従ってカウンタ１７の出力は第３図Ｅに示すよ
うになる。
一方1/2LSBが低レベルの場合は正相クロックCLKが選択
されこれがフリップフロップ１６で第３図Ｄ′に示すよ
うに計数され、その出力がカウンタ１７で計数される。
従ってカウンタ１７の出力は第３図Ｅ′に示すようにな
る。カウンタ１７の出力でフリップフロップ１４がリセ
ットされる。従って1/2LSBが高レベルの場合と比較して
1/2LSBが低レベルの場合はクロックの半周分だけ短かい
設定時間が得られる。つまりこの考案によれば、クロッ
クCLK、CLKを選択することにより従来と同一クロックで
時間分解能が２倍となり、つまり最小設定単位時間を従
来の２分の１にすることができる。
されこれがフリップフロップ１６で第３図Ｄ′に示すよ
うに計数され、その出力がカウンタ１７で計数される。
従ってカウンタ１７の出力は第３図Ｅ′に示すようにな
る。カウンタ１７の出力でフリップフロップ１４がリセ
ットされる。従って1/2LSBが高レベルの場合と比較して
1/2LSBが低レベルの場合はクロックの半周分だけ短かい
設定時間が得られる。つまりこの考案によれば、クロッ
クCLK、CLKを選択することにより従来と同一クロックで
時間分解能が２倍となり、つまり最小設定単位時間を従
来の２分の１にすることができる。
なお第１図ではフリップフロップ１６により２分の１に
分周したクロックをカウンタ１７に供給したが、セレク
タ２２の出力をカウンタ１７へ直接供給してもよい。そ
の場合の構成を第４図に第１図と対応する部分に同一符
号を付けて示し、説明は省略する。
分周したクロックをカウンタ１７に供給したが、セレク
タ２２の出力をカウンタ１７へ直接供給してもよい。そ
の場合の構成を第４図に第１図と対応する部分に同一符
号を付けて示し、説明は省略する。
「考案の効果」 以上述べたようにこの考案によれば1/2LSBにより正相ク
ロックと反転クロックとを選択することによりクロック
速度を上げることなく、設定時間の最小単位時間を従来
の２分の１にすることができ、それだけ高速、高分解の
時間発生回路が得られる。
ロックと反転クロックとを選択することによりクロック
速度を上げることなく、設定時間の最小単位時間を従来
の２分の１にすることができ、それだけ高速、高分解の
時間発生回路が得られる。
第１図はこの考案による時間発生回路の一例を示す論理
回路図、第２図は第１図の動作の説明に供するタイムチ
ャート、第３図はクロックを拡大した動作説明図、第４
図はこの考案の他の実施例を示すブロック図である。
回路図、第２図は第１図の動作の説明に供するタイムチ
ャート、第３図はクロックを拡大した動作説明図、第４
図はこの考案の他の実施例を示すブロック図である。
Claims (1)
- 【請求項１】起動信号をクロックに同期させる同期回路
と、 上記クロックの正相出力と逆相出力とを選択するセレク
タと、 そのセレクタにより選択されたクロックを計数するカウ
ンタと、 上記同期回路の出力によりセットされ、上記カウンタの
出力によりリセットされ、設定時間を発生するフリップ
フロップとを具備する時間発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6641388U JPH0625061Y2 (ja) | 1988-05-20 | 1988-05-20 | 時間発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6641388U JPH0625061Y2 (ja) | 1988-05-20 | 1988-05-20 | 時間発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01169825U JPH01169825U (ja) | 1989-11-30 |
| JPH0625061Y2 true JPH0625061Y2 (ja) | 1994-06-29 |
Family
ID=31291820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6641388U Expired - Lifetime JPH0625061Y2 (ja) | 1988-05-20 | 1988-05-20 | 時間発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625061Y2 (ja) |
-
1988
- 1988-05-20 JP JP6641388U patent/JPH0625061Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01169825U (ja) | 1989-11-30 |
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