JPH01143527U - - Google Patents

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JPH01143527U
JPH01143527U JP3911488U JP3911488U JPH01143527U JP H01143527 U JPH01143527 U JP H01143527U JP 3911488 U JP3911488 U JP 3911488U JP 3911488 U JP3911488 U JP 3911488U JP H01143527 U JPH01143527 U JP H01143527U
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JP
Japan
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address
counting circuit
rising
memory
whose outputs
Prior art date
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Pending
Application number
JP3911488U
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Publication date
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Description

【図面の簡単な説明】
第1図は本考案の一実施例を示すブロツク図、
第2図は第1図のROMに書き込まれるデータと
アドレスとの関係の具体例を示す図、第3図は第
1図の回路を5進の計数器として動作させる場合
の出力の変化を説明する図、第4図は本考案の他
の実施例を示すブロツク図、第5図は従来の計数
回路の回路図、第6図は第5図による回路の動作
を示すためのタイミングチヤート、第7図は同じ
くその遷移状態を説明する図、第8図は第5図の
回路を応用した従来の他の計数回路のブロツク図
である。 1……ROM、2……フリツプフロツプ、3…
…スイツチ、4……プルアツプ抵抗、10,11
,12……フリツプフロツプ、13,14,24
……オア回路、21……カウンタ(第5図で示さ
れる計数回路)、22……ROM、23……フリ
ツプフロツプ、CP……クロツクパルス、RST
……リセツト信号。

Claims (1)

  1. 【実用新案登録請求の範囲】 クロツクパルスの立上りまたは立下りの数をカ
    ウントする計数回路において、 M本のアドレス入力とN(ただし、M≧N)ビ
    ツトの出力を有するメモリと、 メモリのNビツトの出力を、クロツクパルスの
    立上りまたは立下りでラツチし、その出力がメモ
    リのM本のアドレス入力のうちのN本のアドレス
    入力に接続されるN個のフリツプフロツプとを備
    え、 メモリには、N本のアドレスによつて指定され
    るところに次のアドレスを示すデータが記憶され
    ていることを特徴とする計数回路。
JP3911488U 1988-03-25 1988-03-25 Pending JPH01143527U (ja)

Priority Applications (1)

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JP3911488U JPH01143527U (ja) 1988-03-25 1988-03-25

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JP3911488U JPH01143527U (ja) 1988-03-25 1988-03-25

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JPH01143527U true JPH01143527U (ja) 1989-10-02

Family

ID=31265640

Family Applications (1)

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JP3911488U Pending JPH01143527U (ja) 1988-03-25 1988-03-25

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JP (1) JPH01143527U (ja)

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