JPS61194916A - 同期式タイミング制御信号出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シーケンス制御用ディジタル回路におけるタ
イミング制御信号出力回路に関し、特に基本となるクロ
ックパルスに同期したシーケンス動作が外部起動時にの
み実行するディジタル回路のタイミング制御信号出力回
路に関する。

〔従来の技術〕

従来、この種のタイミング制御信号出力回路はカウンタ
ー、シフトレジスター、フリップフロップ、ダート回路
にて構成され、必要なタイミン：グに対応して各々の回
路を組み合わせて実現１．工、いた。タイミング制御信
号出力の１例として制、御、信号数８、クロックパルス
数９の場合について第４図にブロック図を、第３図にタ
イミングチャートを示す。

第４図における動作を説明する。シーケンシャル動作を
開始するための外部起動信号が出力されると、フリップ
フロップ７１の出力が符号１となる。

クロックツぐルスが９ピツトシフトレジスタ６に入力さ
れると、シフトレジスタ６の出力１に符号１が出力され
ると同時に７１７ツプフロツグ７１がリセットされる。

クロックパルスの次のタイミングで、シフトレジスタ６
の出力１は符号Ｏとな′シ、出力２が符号１となる。

すなわち、クロックパルスのタイミングにてクロックツ
母ルス１［Ｑ巾の）ぐルスがシフトレジスタ６の出力１
から出力９へ順次移行していく。このシフトレジスタ出
力信号により、フリ、プフロッｆ７２〜７７がセットお
よびリセットされ、又、３人カオア回路８１〜８２およ
び２人カオア回路９１〜９３にてシーケンス制御動作回
路１０に信号がオア出力され、第３図のタイミングチャ
ートに対応し゛た制御信号Ａ−Ｈの波形が得られ、シー
ケンス動作が終了する。そして、次の外部起動信号入力
により再び動作を開始する。

〔発明が解決しようとする問題点〕

上述した従来のタイミング制御信号出力回路は、必要と
するタイミング制御信号毎に対応した回路を構成し、任
意信号および信号間の時間的ランダム性が増加するに従
い、回路構成が複雑になるので、回路数の増加、多種類
の回路構成、設計期間の長期化という欠点があった。

本発明は前記問題点を解消したタイミング制御信号出力
回路を提供するものである。

〔問題点を解決するだめの手段〕

本発明は外部起動信号の入力によ多動作を開始し、一連
の逐時動作を終了させるシーケンス動作用デ・イジタル
回路において、動作に必要な並列の１又は複数のタイミ
ング制御信号を信号毎に任意の一定時間周期で゛２値符
号にタイミング・母ターン化し、信号毎のタイミングパ
ターンをあらかじめ書き込んだリードオンリーメモリ回
路と、タイミング・やターン化時の時間周期と同一周期
のクロ。

り、＋ｅルスを動作開始時から終了時まで計数する計数
回路とを有し、計数回路による計数結果のコードをリー
ドオンリーメモリ回路にアドレスコードとして印加する
ことにより、リードオンリーメモリ回路の１又は複数ピ
ットの並列出力から得られる信号をそのままタイミング
制御信号として使用することを特徴とするタイミング制
御信号出力回路である。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

第１図の実施例は、８ビット×１０以上のリードオンリ
ーメモリ回路１と、４ピッド２進計数回路２と、２人カ
アンド回路３１　、３２と、Ｒ−８フリップ回路４にて
構成される。リードオンリーメモリ回路１には第３図の
タイミングチャートに対応して符号化されたコードが第
２図の状態であらかじめ書き込まれている。外部起動信
号により　Ｒ−Ｓフリッグ７゛口、プ回路４がセットさ
れ、クロ、クパルスが計数回路２に入力されると、計数
値すなわちアドレスがｒｏｏｏｌＪとなシ、それにより
出力信号２７すなわちＡと２３すなわちＥの出力波形が
符号ＯからＩＫ変化する。

クロ、クノヤルスの次の変化タイミングでアドレスがｒ
ｏｏｌｏＪとなると、リードオンリーメモリ回路１の出
力は書き込まれたコードに対応して２すなわちＡと２３
すなわちＥの出力波形は符号１を継続し、２’　ｚ　２
’　ｔ　２°すなわち、Ｂ　、　Ｇ　、　Ｈの出力波形
が新たに符号Ｏから１に変化する。

同様な動作で、クロック・９ルスの変化タイミングに対
応してリードオンリーメモリ回路１の内容が出力され、
その結果第３図のタイミングチャートと同一の波形が得
られることになる。

実施例は、出力信号８ピツト、アドレス４ピツトの場合
であるが、これは必要とする出力信号数と波形によって
変化させれば良い。しかし、あらかじめ想定される出力
信号数およびアドレスビット数に対応した最大のリード
オンリーメモリ回路１と計数回路２で構成しておけば、
必要なタイミング制御信号に対応し符号化した書き込み
コードのみ変更することにより、あらゆるタイミング制
御信号が得られることになる。

〔発明の効果〕

以上説明したように本発明は、タイミング制御信号を２
値符号化したコードが書き込まれたＩＪ−ドオンリーメ
モリ回路とアドレス出力用計数回路にて回路構成をする
ことにより、従来回路に比較し、回路数の低減、回路の
共１通化、設計期間の短期化が実現でき、この効果は信
号数が多く、出力タイミングがランダムかつ複雑であれ
ばある程、従来回路に比し、効果が増大するものである
。

【図面の簡単な説明】

第１図は本発明の実施例で、出力信号数が８信号、計数
最大値が９の場合のブロック図、第２図は出力信号を符
号化し、リードオンリーメモリ回路に書き込む内容を示
す図、第３図は本発明および従来回路の実施例における
出力波形のタイミングチャート図、第４図は従来回路の
実施例におけるブロック図である。 １・・・符号化されたコードが書き込まれアドレス指定
により信号を出力するリードオンリーメモリ回路、２・
・・計数回路、３１〜３２・・・２人カアンド回路、４
・・・Ｒ−Ｓフリッゾフロップ回路。 第２図

Claims (1)

【特許請求の範囲】
1. （１）外部起動信号の入力により動作を開始し、一連の
   逐時動作を終了させるシーケンス動作用ディジタル回路
   において、動作に必要な並列の１又は複数のタイミング
   制御信号を信号毎に任意の一定時間周期で２値符号にタ
   イミングパターン化し、信号毎のタイミングパターンを
   あらかじめ書き込んだリードオンリーメモリ回路と、タ
   イミングパターン化時の時間周期と同一周期のクロック
   パルスを動作開始時から終了時まで計数する計数回路と
   を有し、計数回路による計数結果のコードをリードオン
   リーメモリ回路にアドレスコードとして印加することに
   より、リードオンリーメモリ回路の１又は複数ビットの
   並列出力から得られる信号をそのままタイミング制御信
   号として使用することを特徴とするタイミング制御信号
   出力回路。